Ví dụ thiết kế CPLD MAX® II và MAX cpLD

Các ví dụ được hiển thị trong Bảng 1 đến 5 cho thấy các tính năng khác nhau của dòng CPLD công suất thấp MAX II và MAX sử dụng phần mềm Quartus® II hoặc MAX+PLUS® II. Để biết thêm thông tin về các phương pháp đầu vào thiết kế khác nhau, hãy tham khảo các tệp trợ giúp trong Quartus II MAX+PLUS II.

Các ví dụ thiết kế này chỉ dành cho các Intel® FPGA thiết bị khác. Các ví dụ được cung cấp trên cơ sở "chính thống" và không có bảo đảm.

Mỗi ví dụ thiết kế trong Bảng 1 đến 3 bao gồm những điều sau:

• Mã nguồn trong Verilog
• Testbench tại Verilog
• Các tệp dự án và tệp chương trình của quartus II phiên bản web phiên bản 6.0 cho bảng trình diễn MDN B2 hoặc MDN B3 (phần tử logic (LE) và tài nguyên I/O được hiển thị trong Bảng 1 đến 3 được rút ra từ các tập hợp thiết kế sử dụng phần mềm Quartus II phiên bản 7.2)
• Tập tin dự án phần mềm ModelSim* 6.1d Phiên bản Web với tệp hình ảnh sóng, kiểm tra
  • Tập tin mô phỏng không bao gồm cho mô phỏng lớn
• Tư liệu

Các ví dụ bổ sung có sẵn trên trang Thiết kế Tham MAX II của Bạn .

Các ví MAX II và MAX CPLD cụ thể trong Bảng 5 được nhóm theo chức năng. Nhấp vào phương pháp đầu vào thiết kế để xem ví dụ thiết kế.