Trình khắc phục sự cố cấu hình FPGA cố

Vấn đề cấu hình của bạn là gì?

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân JTAG chuyên dụng (TCK, TMS, TDO, TDI) được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành.

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Hàm ý chiến lược
Để lập trình EPCS trực tiếp thông qua cáp lập trình AS, kiểm tra nguồn điện của cáp lập trình và giao diện với thiết bị EPCS. Lập trình viên Quartus® II sẽ không thể đọc/ghi bất kỳ thông tin nào từ/đến thiết bị EPCS nếu nguồn điện hoặc giao diện không ổn định.

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng khi gặp phải vấn đề này

    Mật độ EPCS (ví dụ: EPCS64 hoặc EPCS128) mà bạn đang sử dụng khi gặp phải vấn đề này

    Mô tả thời điểm thất bại bắt đầu xảy ra và lỗi không xảy ra. Ví dụ: lập trình EPCS bắt đầu thất bại khi bắt đầu/ở cuối chu kỳ lập trình.

    Ảnh chụp màn hình các tín hiệu nCS, DCLK và ASDO được thăm dò ở đầu FPGA

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân MSEL được gắn với cài đặt MSEL đúng theo sổ tay thiết bị

    Các chân nCE, nCONFIG, nSTATUS và CONF_DONE được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu cần phải kéo lên/kéo xuống, hãy đảm bảo giá trị điện trở là chính xác

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

    Tất cả các thông số kỹ thuật thời gian được đáp ứng

    Thiết bị flash được hỗ trợ được sử dụng

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Hàm ý chiến lược
Tải xuống phiên bản mới nhất của phần mềm Quartus® II. Tái tạo tập tin lập trình và định cấu hình lại tệp tin FPGA lập trình lại và xác minh flash bằng cách sử dụng tệp lập trình mới Phần mềm Quartus II mới nhất có thể đã sửa lỗi
Kiểm tra tính toàn vẹn tín hiệu của tín hiệu DÒNG/bus DCLK và DATA Tiếng ồn ở các tuyến/bus sẽ làm gián đoạn quá trình cấu hình và gây hỏng dữ liệu. Nếu dữ liệu bị hỏng trong quá trình cấu hình, bộ điều hợp FPGA phát hiện lỗi cấu hình và kéo chân nSTATUS xuống thấp
Bật tùy INIT_DONE xuất trong phần mềm Quartus II và kiểm tra chân INIT_DONE để đảm bảo thiết bị thoát giai đoạn khởi tạo Nếu INIT_DONE thấp sau khi chân CONF_DONE phát hành cao, thiết bị sẽ không thoát giai đoạn khởi tạo. Nếu tùy chọn CLKUSR được bật, hãy đảm bảo đủ chu kỳ đồng hồ đã được cung cấp thông qua chân CLKUSR như đã nêu trong sổ tay thiết bị, nếu không thiết bị sẽ không thoát giai đoạn khởi tạo. Nếu tốc INIT_DONE tăng cao sau khi CONF_DONE phát hành chân cao, thiết bị đã nhập thành công chế độ người dùng.

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng khi gặp phải vấn đề này

    Số FPGA mềm mà bạn đang sử dụng khi gặp phải sự cố này

    Ảnh chụp màn hình các tín hiệu nCONFIG, nSTATUS, DCLK và dòng/bus DỮ LIỆU được thăm dò ở đầu FPGA đầu

    Chỉ định xem bạn đang thực hiện cấu hình một thiết bị hoặc đa thiết bị hay không. Để có cấu hình đa thiết bị, vui lòng liệt kê các thiết bị được kết nối trong chuỗi

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân MSEL được gắn với VCC hoặc mặt đất. Không để các chân MSEL trôi nổi.

    Các chân nCE, nCONFIG, nSTATUS CONF_DONE và chân JTAG chuyên dụng (TCK, TMS, TDO, TDI) được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Hàm ý chiến lược
Tải xuống phiên bản mới nhất của phần mềm Quartus® II. Tái tạo tập tin lập trình và cấu hình lại tệp tin FPGA tập tin lập trình mới. Phần mềm Quartus II mới nhất có thể đã sửa lỗi.
Kiểm tra tính toàn vẹn tín hiệu của tín hiệu JTAG chuyên dụng Tiếng ồn trong các đường/bus sẽ làm gián đoạn quá trình cấu hình và gây hỏng dữ liệu. Nếu dữ liệu bị hỏng trong quá trình cấu hình, bộ điều hợp FPGA phát hiện lỗi cấu hình và kéo chân nSTATUS xuống thấp.
Đảm bảo các chân nCONFIG và nSTATUS đã được phát hành cao trước khi lệnh tự động phát hiện hoặc chương trình được thực hiện trong lập trình Quartus II Nếu các chân nCONFIG và nSTATUS không được phát hành cao, thiết bị vẫn ở trạng thái đặt lại hoặc thiết bị không được bật nguồn đúng cách. Do đó thiết bị không sẵn sàng để nhận bất kỳ hướng dẫn JTAG nào bao gồm hướng dẫn kiểm tra ID silicon
Kiểm tra liên hệ của cáp lập trình vào thiết bị mục tiêu Nếu kết nối giữa cáp lập trình và thiết bị mục tiêu không ổn định, lỗi tín hiệu/dữ liệu ở giữa cả hai thiết bị sẽ khiến FPGA không nhận được hướng dẫn JTAG hợp lệ từ máy chủ

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng và thông báo lỗi xuất hiện trong cửa sổ tin nhắn khi gặp phải vấn đề này

    Số FPGA mềm mà bạn đang sử dụng khi gặp phải sự cố này

    Chỉ định xem bạn đang thực hiện cấu hình một thiết bị hoặc đa thiết bị hay không. Để có cấu hình đa thiết bị, vui lòng liệt kê các thiết bị được kết nối trong chuỗi

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Sơ đồ cấu hình nào mà bạn đang sử dụng?

Nối tiếp thụ động (PS)

    Kiểm tra

    Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân MSEL được gắn với cài đặt PS đúng theo sổ tay thiết bị

    Các chân nCE, nCONFIG, nSTATUS và CONF_DONE được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

    Đảm bảo đáp ứng tất cả thông số kỹ thuật thời gian

    Chiến lược gỡ lỗi

    Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

    Tác động chiến lược Cho phép tùy chọn INIT_DONE trong phần mềm Quartus® II và kiểm tra trên chân INIT_DONE để đảm bảo thiết bị thoát giai đoạn khởi tạo Nếu INIT_DONE vẫn thấp sau khi chân CONF_DONE được phát hành cao, thiết bị không thoát khỏi giai đoạn khởi tạo. Nếu tùy chọn CLRUSR được bật, hãy đảm bảo đủ chu kỳ đồng hồ đã được cung cấp thông qua chân CLKUSR như đã nêu trong sổ tay thiết bị, nếu không thiết bị sẽ không thoát giai đoạn khởi tạo. Nếu tốc INIT_DONE tăng cao sau khi CONF_DONE phát hành chân cao, thiết bị đã nhập thành công chế độ người dùng. Nếu CONF_DONE không cao, hãy dò tìm tín hiệu DCLK và DATA. Quan sát cả hai tín hiệu sau khi nút bắt đầu được nhấp vào lập trình Quartus II Nếu cả hai tín hiệu đều ở mức thấp, thì lệnh chương trình chưa được phát hành cho trình điều khiển FPGA chính xác.

    Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng khi gặp phải vấn đề này

    Số FPGA mềm mà bạn đang sử dụng khi gặp phải sự cố này

    Ảnh chụp màn hình các tín hiệu nCONFIG, nSTATUS, DCLK và DỮ LIỆU được thăm dò ở đầu FPGA

    Chỉ định xem bạn đang thực hiện cấu hình một thiết bị hoặc đa thiết bị hay không. Để có cấu hình đa thiết bị, vui lòng liệt kê các thiết bị được kết nối trong chuỗi

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

JTAG

  • Kiểm tra
  • Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.
  • Các chân MSEL được gắn với VCC hoặc mặt đất. Không để các chân MSEL trôi nổi.

    Các chân nCE, nCONFIG, nSTATUS, CONF_DONE và JTAG chuyên dụng (TCK, TMS, TDO, TDI) được liên kết với các điện trở kéo lên/kéo xuống theo thiết lập được đề xuất trong sổ tay thiết bị

    Các chân nCE, nCONFIG, nSTATUS, CONF_DONE và JTAG chuyên dụng (TCK, TMS, TDO, TDI) được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

    Đảm bảo đáp ứng tất cả thông số kỹ thuật thời gian

  • Chiến lược gỡ lỗi
  • Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.
  • Tác động chiến lược Cho phép tùy chọn INIT_DONE trong phần mềm Quartus® II và kiểm tra trên chân INIT_DONE để đảm bảo thiết bị thoát giai đoạn khởi tạo Nếu INIT_DONE vẫn thấp sau khi chân CONF_DONE được phát hành cao, thiết bị không thoát khỏi giai đoạn khởi tạo. Nếu tùy chọn CLRUSR được bật, hãy đảm bảo đủ chu kỳ đồng hồ đã được cung cấp thông qua chân CLKUSR như đã nêu trong sổ tay thiết bị, nếu không thiết bị sẽ không thoát giai đoạn khởi tạo. Nếu tốc INIT_DONE tăng cao sau khi CONF_DONE phát hành chân cao, thiết bị đã nhập thành công chế độ người dùng. Nếu CONF_DONE không đi cao, đầu dò ở tín hiệu TDO, TDI và TCK Nếu tín hiệu TDI vẫn thấp trong khi tín hiệu TDO được bật mở trong cấu hình, điều đó có nghĩa là dữ liệu cấu hình sẽ không đi qua thanh ghi chuỗi quét JTAG để định cấu hình chính xác các bit CRAM. Điều này có thể là do hướng dẫn chương trình JTAG không được ban hành cho FPGA chính xác.
  • Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:
  • Phiên bản phần mềm Quartus II mà bạn đang sử dụng và thông báo lỗi xuất hiện trong cửa sổ tin nhắn khi gặp phải vấn đề này

    Số FPGA mềm mà bạn đang sử dụng khi gặp phải sự cố này

    Ảnh chụp màn hình các tín hiệu nCONFIG, nSTATUS, TDO, TDI và TCK ở đầu FPGA hình

    Chỉ định xem bạn đang thực hiện cấu hình một thiết bị hoặc đa thiết bị hay không. Để có cấu hình đa thiết bị, vui lòng liệt kê các thiết bị được kết nối trong chuỗi

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

JTAG

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân MSEL được gắn với VCC hoặc mặt đất. Không để các chân MSEL trôi nổi.

    Các chân nCE, nCONFIG, nSTATUS CONF_DONE và chân JTAG chuyên dụng (TCK, TMS, TDO, TDI) được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

    Đảm bảo đáp ứng tất cả thông số kỹ thuật thời gian

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Chiến lược

Ý nghĩa

Tải xuống phiên bản mới nhất của phần mềm Quartus® II. Tái tạo tập tin lập trình và cấu hình lại tệp tin FPGA tập tin lập trình mới.

Phần mềm Quartus II mới nhất có thể đã sửa lỗi.

Kiểm tra tính toàn vẹn tín hiệu của tín hiệu JTAG chuyên dụng

Tiếng ồn trong các đường/bus sẽ làm gián đoạn quá trình cấu hình và gây hỏng dữ liệu. Nếu dữ liệu bị hỏng trong quá trình cấu hình, bộ điều hợp FPGA phát hiện lỗi cấu hình và kéo chân nSTATUS xuống thấp.

Đảm bảo không có thiết bị bên ngoài lái xe chân nSTATUS

Điều khiển chân nSTATUS bằng thiết bị bên ngoài sẽ thúc đẩy chân xuống thấp bất ngờ và điều này sẽ làm gián đoạn quá trình cấu hình

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng và thông báo lỗi xuất hiện trong cửa sổ tin nhắn khi gặp phải vấn đề này

    Số FPGA mềm mà bạn đang sử dụng khi gặp phải sự cố này

    Ảnh chụp màn hình các tín hiệu nCONFIG, nSTATUS, TDO, TDI và TCK ở đầu FPGA hình

    Chỉ định xem bạn đang thực hiện cấu hình một thiết bị hoặc đa thiết bị hay không. Để có cấu hình đa thiết bị, vui lòng liệt kê các thiết bị được kết nối trong chuỗi

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Active Serial (AS), Active Parallel (AP), Nối tiếp thụ động (PS), Song song thụ động nhanh (FPP)

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Chiến lược

Ý nghĩa

Tải xuống phiên bản mới nhất của phần mềm Quartus® II. Tái tạo tập tin lập trình và lập trình lại và xác minh thiết bị cấu hình hoặc flash bằng cách sử dụng tập tin lập trình mới.

Phần mềm Quartus II mới nhất có thể đã sửa lỗi.

Kiểm tra tính toàn vẹn tín hiệu của tín hiệu DÒNG/bus DCLK và DATA

Tiếng ồn trong các đường/bus sẽ làm gián đoạn quá trình cấu hình và gây hỏng dữ liệu. Nếu dữ liệu bị hỏng trong quá trình cấu hình, bộ điều hợp FPGA phát hiện lỗi cấu hình và kéo chân nSTATUS xuống thấp.

Đảm bảo không có thiết bị bên ngoài lái xe chân nSTATUS

Điều khiển chân nSTATUS bằng thiết bị bên ngoài sẽ thúc đẩy chân xuống thấp bất ngờ và điều này sẽ làm gián đoạn quá trình cấu hình

    Các chân MSEL được gắn với cài đặt MSEL đúng theo sổ tay thiết bị

    Các chân nCE, nCONFIG, nSTATUS và CONF_DONE được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

    Đảm bảo đáp ứng tất cả thông số kỹ thuật thời gian

    Đảm bảo thiết bị flash được hỗ trợ được sử dụng

    Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    1. Phiên bản phần mềm Quartus II mà bạn đang sử dụng khi gặp phải vấn đề này

    2. Số bộ phận FPGA mà bạn đang sử dụng khi gặp phải vấn đề này

    3. Ảnh chụp màn hình các tín hiệu nCONFIG, nSTATUS, DCLK và dòng/bus DỮ LIỆU được thăm dò ở FPGA đầu

    4. Xác định xem bạn đang thực hiện cấu hình một thiết bị hoặc đa thiết bị hay không. Để có cấu hình đa thiết bị, vui lòng liệt kê các thiết bị được kết nối trong chuỗi

    5. Xác định tham gia của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Active Parallel (AP)

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân MSEL được gắn với cài đặt AP đúng theo sổ tay thiết bị

    Các chân nCE, nCONFIG, nSTATUS và CONF_DONE được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

    Đảm bảo thiết bị flash được hỗ trợ được sử dụng/li>

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Chiến lược

Ý nghĩa

Tải xuống phiên bản mới nhất của phần mềm Quartus® II. Tái tạo tập tin lập trình và lập trình lại và xác minh flash bằng cách sử dụng tập tin lập trình mới.

Phần mềm Quartus II mới nhất có thể đã sửa lỗi.

Kiểm tra tính toàn vẹn tín hiệu của DCLK, bus DỮ LIỆU và tín hiệu điều khiển flash

Tiếng ồn trong các đường/bus sẽ làm gián đoạn quá trình cấu hình và gây hỏng dữ liệu. Nếu dữ liệu bị hỏng trong quá trình cấu hình, bộ điều hợp FPGA phát hiện lỗi cấu hình và kéo chân nSTATUS xuống thấp.

Đảm bảo địa chỉ byte của dữ liệu cấu hình được đặt thành 0x020000 trong quá trình tạo tệp lập trình. Địa chỉ khởi động cấu hình mặc định được gửi 0x010000 địa chỉ từ 16 bit, tương đương với địa chỉ byte 0x020000 8 bit trong thiết bị bộ nhớ flash được hỗ trợ

Cài đặt địa chỉ không chính xác trong tệp lập trình khiến FPGA đọc dữ liệu sai/không hợp lệ từ flash song song

Đảm bảo không có thiết bị bên ngoài lái xe chân nSTATUS

Điều khiển chân nSTATUS bằng thiết bị bên ngoài sẽ thúc đẩy chân xuống thấp bất ngờ và điều này sẽ làm gián đoạn quá trình cấu hình

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng khi gặp phải vấn đề này

    Số FPGA số bộ phận của thiết bị flash mà bạn đang sử dụng khi gặp phải sự cố này

    Ảnh chụp màn hình các tín hiệu bus nCONFIG, nSTATUS, DCLK và DATA probed ở đầu FPGA

    Chỉ định xem bạn đang thực hiện cấu hình một thiết bị hoặc đa thiết bị hay không. Để có cấu hình đa thiết bị, vui lòng liệt kê các thiết bị được kết nối trong chuỗi

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Nối tiếp chủ động (AS)

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân MSEL được gắn với cài đặt AS đúng theo sổ tay thiết bị

    Các chân nCE, nCONFIG, nSTATUS và CONF_DONE được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Chiến lược

Ý nghĩa

Tải xuống phiên bản mới nhất của phần mềm Quartus® II. Tái tạo tập tin lập trình và lập trình lại và xác minh thiết bị cấu hình bằng cách sử dụng tệp lập trình mới.

Phần mềm Quartus II mới nhất có thể đã sửa lỗi.

Kiểm tra tính toàn vẹn tín hiệu của tín hiệu nCS, DCLK và DỮ LIỆU

Tiếng ồn trong các đường/bus sẽ làm gián đoạn quá trình cấu hình và gây hỏng dữ liệu. Nếu dữ liệu bị hỏng trong quá trình cấu hình, bộ điều hợp FPGA phát hiện lỗi cấu hình và kéo chân nSTATUS xuống thấp.

Đảm bảo không có thiết bị bên ngoài lái xe chân nSTATUS

Điều khiển chân nSTATUS bằng thiết bị bên ngoài sẽ thúc đẩy chân xuống thấp bất ngờ và điều này sẽ làm gián đoạn quá trình cấu hình

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng khi gặp phải vấn đề này

    Số FPGA số bộ phận của thiết bị cấu hình mà bạn đang sử dụng khi gặp phải sự cố này

    Ảnh chụp màn hình các tín hiệu nCONFIG, nSTATUS, DCLK và DỮ LIỆU được thăm dò ở đầu FPGA

    Chỉ định xem bạn đang thực hiện cấu hình một thiết bị hoặc đa thiết bị hay không. Để có cấu hình đa thiết bị, vui lòng liệt kê các thiết bị được kết nối trong chuỗi

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

JTAG

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân MSEL được gắn với VCC hoặc mặt đất. Không để các chân MSEL trôi nổi.

    Các chân nCE, nCONFIG, nSTATUS, CONF_DONE và các chân JTAG chuyên dụng (TCK, TMS, TDO, TDI) được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

    Đảm bảo đáp ứng tất cả các thông số kỹ thuật thời gian

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Chiến lược

Ý nghĩa

Tải xuống phiên bản mới nhất của phần mềm Quartus® II. Tái tạo tập tin lập trình và cấu hình lại tệp tin FPGA tập tin lập trình mới.

Phần mềm Quartus II mới nhất có thể đã sửa lỗi.

Kiểm tra tính toàn vẹn tín hiệu của tín hiệu JTAG chuyên dụng

Tiếng ồn trong các đường/bus sẽ làm gián đoạn quá trình cấu hình và gây hỏng dữ liệu. Nếu dữ liệu bị hỏng trong quá trình cấu hình, bộ điều hợp FPGA phát hiện lỗi cấu hình và kéo chân nSTATUS xuống thấp.

Đảm bảo không có thiết bị bên ngoài lái xe chân nSTATUS

Điều khiển chân nSTATUS bằng thiết bị bên ngoài sẽ thúc đẩy chân xuống thấp bất ngờ và điều này sẽ làm gián đoạn quá trình cấu hình

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng và thông báo lỗi sẽ xuất hiện trong cửa sổ tin nhắn khi gặp phải vấn đề này

    Số FPGA mềm mà bạn đang sử dụng khi gặp phải sự cố này

    Ảnh chụp màn hình các tín hiệu nCONFIG, nSTATUS, TDO, TDI và TCK ở đầu FPGA hình

    Chỉ định xem bạn đang thực hiện cấu hình một thiết bị hoặc đa thiết bị hay không. Để có cấu hình đa thiết bị, vui lòng liệt kê các thiết bị được kết nối trong chuỗi

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Nối tiếp thụ động (PS), Song song thụ động nhanh (FPP)

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân MSEL được gắn với cài đặt PS/FPP đúng theo sổ tay thiết bị

    Các chân nCE, nCONFIG, nSTATUS và CONF_DONE được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

    Đảm bảo đáp ứng tất cả thông số kỹ thuật thời gian

    Đảm bảo thiết bị flash được hỗ trợ được sử dụng

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Chiến lược

Ý nghĩa

Tải xuống phiên bản mới nhất của phần mềm Quartus® II. Tái tạo tập tin lập trình và lập trình lại và xác minh flash bằng cách sử dụng tập tin lập trình mới.

Phần mềm Quartus II mới nhất có thể đã sửa lỗi.

Kiểm tra tính toàn vẹn tín hiệu của DCLK, dòng DỮ LIỆU/bus và tín hiệu điều khiển flash

Tiếng ồn trong các đường/bus sẽ làm gián đoạn quá trình cấu hình và gây hỏng dữ liệu. Nếu dữ liệu bị hỏng trong quá trình cấu hình, bộ điều hợp FPGA phát hiện lỗi cấu hình và kéo chân nSTATUS xuống thấp.

Đảm bảo không có thiết bị bên ngoài lái xe chân nSTATUS

Điều khiển chân nSTATUS bằng thiết bị bên ngoài sẽ thúc đẩy chân xuống thấp bất ngờ và điều này sẽ làm gián đoạn quá trình cấu hình

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng khi gặp phải vấn đề này

    Số FPGA số bộ phận của thiết bị flash mà bạn đang sử dụng khi gặp phải sự cố này

    Ảnh chụp màn hình các tín hiệu nCONFIG, nSTATUS, DCLK và dòng/bus DỮ LIỆU được thăm dò ở đầu FPGA đầu

    Chỉ định xem bạn đang thực hiện cấu hình một thiết bị hoặc đa thiết bị hay không. Để có cấu hình đa thiết bị, vui lòng liệt kê các thiết bị được kết nối trong chuỗi

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Nối tiếp chủ động (AS)

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân MSEL được gắn với cài đặt AS đúng theo sổ tay thiết bị

    Các chân nCE, nCONFIG, nSTATUS và CONF_DONE được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Chiến lược

Ý nghĩa

Tải xuống phiên bản mới nhất của phần mềm Quartus® II. Tái tạo tập tin lập trình và lập trình lại và xác minh thiết bị cấu hình bằng cách sử dụng tệp lập trình mới.

Phần mềm Quartus II mới nhất có thể đã sửa lỗi.

Kiểm tra tính toàn vẹn tín hiệu của tín hiệu nCS, DCLK và DỮ LIỆU, đảm bảo rằng có hoạt động trên các tín hiệu này ở giữa FPGA thiết bị cấu hình

Tiếng ồn trong các đường/bus sẽ làm gián đoạn quá trình cấu hình và gây hỏng dữ liệu. Nếu dữ liệu bị hỏng trong quá trình cấu hình, bộ điều hợp FPGA phát hiện lỗi cấu hình và kéo chân nSTATUS xuống thấp.

Đảm bảo không có tải điện dung hoặc thiết bị bên ngoài có thể gây ra sự chậm trễ trên CONF_DONE chân

Việc trì hoãn hoặc tải chân CONF_DONE sẽ khiến cấu hình CONF_DONE không nâng cao trong cửa sổ thời gian hợp lệ

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng khi gặp phải vấn đề này

    Số FPGA số bộ phận của thiết bị cấu hình mà bạn đang sử dụng khi gặp phải sự cố này

    Ảnh chụp màn hình các tín hiệu nCONFIG, nSTATUS, DCLK và DỮ LIỆU được thăm dò ở đầu FPGA

    Chỉ định xem bạn đang thực hiện cấu hình một thiết bị hoặc đa thiết bị hay không. Để có cấu hình đa thiết bị, vui lòng liệt kê các thiết bị được kết nối trong chuỗi

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

JTAG

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân MSEL được gắn với VCC hoặc mặt đất. Không để các chân MSEL trôi nổi.

    Các chân nCE, nCONFIG, nSTATUS, CONF_DONE và JTAG chuyên dụng (TCK, TMS, TDO, TDI) được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

    Đảm bảo đáp ứng tất cả thông số kỹ thuật thời gian

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Chiến lược

Ý nghĩa

Tải xuống phiên bản mới nhất của phần mềm Quartus® II. Tái tạo tập tin lập trình và cấu hình lại tệp tin FPGA tập tin lập trình mới.

Phần mềm Quartus II mới nhất có thể đã sửa lỗi.

Kiểm tra tính toàn vẹn tín hiệu của tín hiệu JTAG chuyên dụng

Tiếng ồn trong các đường/bus sẽ làm gián đoạn quá trình cấu hình và gây hỏng dữ liệu. Nếu dữ liệu bị hỏng trong quá trình cấu hình, bộ điều hợp FPGA phát hiện lỗi cấu hình và kéo chân nSTATUS xuống thấp.

Đảm bảo không có tải điện dung hoặc thiết bị bên ngoài có thể gây ra sự chậm trễ trên CONF_DONE chân

Việc trì hoãn hoặc tải chân CONF_DONE lỗi CONF_DONE lỗi nâng cao trong cửa sổ thời gian hợp lệ

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng và thông báo lỗi xuất hiện trong cửa sổ tin nhắn khi gặp phải vấn đề này

    Số FPGA mềm mà bạn đang sử dụng khi gặp phải sự cố này

    Ảnh chụp màn hình các tín hiệu nCONFIG, nSTATUS, TDO, TDI và TCK ở đầu FPGA hình

    Chỉ định xem bạn đang thực hiện cấu hình một thiết bị hoặc đa thiết bị hay không. Để có cấu hình đa thiết bị, vui lòng liệt kê các thiết bị được kết nối trong chuỗi

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Nối tiếp thụ động (PS), Song song thụ động nhanh (FPP)

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân MSEL được gắn với cài đặt AP/PS/FPP đúng theo sổ tay thiết bị

    Các chân nCE, nCONFIG, nSTATUS và CONF_DONE được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

    Đảm bảo đáp ứng tất cả thông số kỹ thuật thời gian

    Đảm bảo thiết bị flash được hỗ trợ được sử dụng

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Hàm ý chiến lược
Tải xuống phiên bản mới nhất của phần mềm Quartus® II. Tái tạo tập tin lập trình và lập trình lại và xác minh flash bằng cách sử dụng tập tin lập trình mới. Phần mềm Quartus II mới nhất có thể đã sửa lỗi.
Kiểm tra tính toàn vẹn tín hiệu của DCLK, dòng DỮ LIỆU/bus và tín hiệu điều khiển flash Tiếng ồn trong các đường/bus sẽ làm gián đoạn quá trình cấu hình và gây hỏng dữ liệu. Nếu dữ liệu bị hỏng trong quá trình cấu hình, bộ điều hợp FPGA phát hiện lỗi cấu hình và kéo chân nSTATUS xuống thấp.
Đảm bảo không có tải điện dung hoặc thiết bị bên ngoài có thể gây ra sự chậm trễ trên CONF_DONE chân Việc trì hoãn hoặc tải chân CONF_DONE sẽ khiến cấu hình CONF_DONE không nâng cao trong cửa sổ thời gian hợp lệ

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng khi gặp phải vấn đề này

    Số FPGA số bộ phận của thiết bị flash mà bạn đang sử dụng khi gặp phải sự cố này

    Ảnh chụp màn hình các tín hiệu nCONFIG, nSTATUS, DCLK và dòng/bus DỮ LIỆU được thăm dò ở đầu FPGA đầu

    Chỉ định xem bạn đang thực hiện cấu hình một thiết bị hoặc đa thiết bị hay không. Để có cấu hình đa thiết bị, vui lòng liệt kê các thiết bị được kết nối trong chuỗi

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân nCE, nCONFIG và nSTATUS được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Hàm ý chiến lược
Kiểm tra tiếp xúc hàn ở giữa khe FPGA và bề mặt bo mạch Các chân nCONFIG và nSTATUS sẽ không được phát hành nếu bộ điều hợp FPGA được bật nguồn đúng cách hoặc FPGA thoát POR thành công

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Số FPGA mềm mà bạn đang sử dụng khi gặp phải sự cố này

    Một ảnh chụp màn hình về điện áp (ví dụ: điện áp lõi, điện áp cấu hình) nối tiếp từ giai đoạn khởi động

    Chỉ định xem bạn đang thực hiện cấu hình một thiết bị hoặc đa thiết bị hay không. Để có cấu hình đa thiết bị, vui lòng liệt kê các thiết bị được kết nối trong chuỗi

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân MSEL được gắn với cài đặt cấu hình AS theo sổ tay thiết bị

    Các chân JTAG chuyên dụng (TCK, TMS, TDO, TDI) được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu cần phải kéo lên/kéo xuống, hãy đảm bảo giá trị điện trở là chính xác

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Hàm ý chiến lược
Đảm bảo cáp lập trình được bật và giao diện với thiết bị FPGA chính xác Lập trình viên Quartus® II sẽ không thể đọc/ghi bất kỳ thông tin nào từ/đến thiết bị EPCS nếu nguồn điện hoặc giao diện không ổn định.
Kiểm tra xem thiết bị EPCS có thể được lập trình thông qua cáp lập trình AS không. Điều này là để đảm bảo chức năng của thiết bị EPCS. Bỏ qua bước này nếu bạn không thể kiểm tra bằng cáp lập trình AS do hạn chế đối với phần cứng của bạn.
Đảm bảo hình ảnh SFL tồn tại trong môi FPGA trước khi thiết bị EPCS được lập trình Nếu cầu SFL không tồn tại trong FPGA, thì lập trình viên Quartus II sẽ không thể truy cập giao diện ASMI trong FPGA để lập trình thiết bị EPCS
Sau khi hình ảnh SFL được định cấu hình thành FPGA, không có nguồn điện, thiết bị cố gắng thực hiện tự động phát hiện trong lập trình Quartus II Nếu chỉ phát hiện được FPGA, lập trình viên Quartus II không thể truy cập giao diện ASMI của FPGA thông qua cầu SFL, hoặc lập trình viên Quartus II không thể phát hiện giao diện ở giữa EPCS và FPGA thông qua ASMI. Kiểm tra bộ cấp nguồn và giao diện của cả hai thiết bị hoặc sử dụng SFL từ phiên bản phần mềm Quartus II mới nhất Nếu phát hiện cả FPGA và EPCS, đây rất có thể là vấn đề về tính toàn vẹn tín hiệu. Kiểm tra tính toàn vẹn tín hiệu của DATA0, DCLK, nCS và các chân ASDO. Tiếng ồn tại các vị trí tín hiệu này sẽ làm gián đoạn quá trình lập trình EPCS

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng khi gặp phải vấn đề này

    Ảnh chụp màn hình của thông báo lỗi được hiển thị trong cửa sổ thông báo Quartus II

    Mật độ EPCS (ví dụ: EPCS64 hoặc EPCS128) mà bạn đang sử dụng khi gặp phải vấn đề này

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân nCE, nCONFIG, nSTATUS và CONF_DONE được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

    Đảm bảo thiết bị flash được hỗ trợ được sử dụng

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Hàm ý chiến lược
Đảm bảo cáp lập trình được bật và giao diện với thiết bị FPGA chính xác Lập trình viên Quartus® II sẽ không thể đọc/ghi bất kỳ thông tin nào từ/đến thiết bị flash nếu nguồn điện hoặc giao diện không ổn định.
Đảm bảo hình ảnh PFL tồn tại trong MAX II CPLD hoặc FPGA trước khi thiết bị flash được lập trình Nếu cầu PFL không tồn tại trong MAX II CPLD hoặc FPGA, phần mềm Quartus II không thể truy cập vào thiết bị flash
Sau khi hình ảnh PFL được định cấu hình FPGA, không có nguồn điện, thiết bị cố gắng thực hiện tự động phát hiện trong lập trình Quartus II Nếu chỉ FPGA được phát hiện, nó có nghĩa là lập trình viên Quartus II không thể truy cập thiết bị flash thông qua cầu PFL. Kiểm tra bộ nguồn và giao diện ở giữa MAX II CPLD hoặc FPGA và các thiết bị flash hoặc sử dụng PFL từ phiên bản phần mềm Quartus II mới nhất. Nếu phát hiện được cả FPGA EPCS, đây rất có thể là vấn đề về tính toàn vẹn tín hiệu. Kiểm tra tính toàn vẹn tín hiệu của dòng/bus DỮ LIỆU, DCLK, các chân tín hiệu điều khiển. Tiếng ồn tại các vị trí tín hiệu này sẽ làm gián đoạn quá trình lập trình flash

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng khi gặp phải vấn đề này

    Ảnh chụp màn hình của thông báo lỗi được hiển thị trong cửa sổ thông báo Quartus II

    Thiết bị flash (ví dụ: Numonyx 512MB, Spansion 128MB, v.v.) mà bạn đang sử dụng khi gặp phải vấn đề này

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân MSEL được gắn với cài đặt MSEL đúng theo sổ tay thiết bị

    Các chân nCE, nCONFIG, nSTATUS và CONF_DONE được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Hàm ý chiến lược
Thế hệ bitstream Quartus® II có thể đóng góp vào vấn đề này. Tải xuống phiên bản mới nhất của phần mềm Quartus II. Tái tạo tập tin lập trình và định cấu hình lại tệp tin FPGA lập trình lại và xác minh flash bằng cách sử dụng tệp lập trình mới Phần mềm Quartus II mới nhất có thể đã sửa lỗi
Đảm bảo CONF_DONE ghim nối không bị trì hoãn.

    Đảm bảo không có tải điện dung bổ sung trên CONF_DONE vi

    Sử dụng cài đặt bit tùy chọn nâng cao để thêm byte bitstream pad sau thiết bị

    Đối với cấu hình AS, hãy sử dụng cài đặt bit tùy chọn nâng cao để tắt kiểm tra lỗi CONF_DONE đổi hoặc thay đổi số lượng độ dài chương trình

Trì hoãn CONF_DONE khiến thiết bị bỏ lỡ cửa sổ phát hiện CONF_DONE và lỗi cấu hình xảy ra Lưu ý: Nếu vô hiệu hóa kiểm tra lỗi CONF_DONE, FPGA sẽ không kiểm tra xem CONF_DONE có tăng chính xác trong cửa sổ thời gian hợp lệ hay không.

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng khi gặp phải vấn đề này

    Số FPGA mềm mà bạn đang sử dụng khi gặp phải sự cố này

    Đính kèm các tệp lập trình không nén và nén

    Mô tả thời điểm thất bại bắt đầu xảy ra và lỗi không xảy ra. Ví dụ: cấu hình bắt đầu thất bại khi bắt đầu/ở cuối chu kỳ lập trình.

    Ảnh chụp màn hình các tín hiệu nCONFIG, nSTATUS, DCLK và dòng/bus DỮ LIỆU được thăm dò ở đầu FPGA đầu

    Chỉ định xem bạn đang thực hiện cấu hình một thiết bị hoặc đa thiết bị hay không. Để có cấu hình đa thiết bị, vui lòng liệt kê các thiết bị được kết nối trong chuỗi

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân MSEL được gắn với cài đặt MSEL đúng theo sổ tay thiết bị

    Các chân nCE, nCONFIG, nSTATUS và CONF_DONE được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Hàm ý chiến lược
Thế hệ bitstream Quartus® II có thể đóng góp vào vấn đề này. Tải xuống phiên bản mới nhất của phần mềm Quartus II. Tái tạo tập tin lập trình và định cấu hình lại tệp tin FPGA lập trình lại và xác minh flash bằng cách sử dụng tệp lập trình mới Phần mềm Quartus II mới nhất có thể đã sửa lỗi
Đảm bảo CONF_DONE ghim nối không bị trì hoãn.

    Đảm bảo không có tải điện dung bổ sung trên CONF_DONE vi

    Sử dụng cài đặt bit tùy chọn nâng cao để thêm byte bitstream pad sau thiết bị

    Đối với cấu hình AS, hãy sử dụng cài đặt bit tùy chọn nâng cao để tắt kiểm tra lỗi CONF_DONE đổi hoặc thay đổi số lượng độ dài chương trình

Trì hoãn CONF_DONE khiến thiết bị bỏ lỡ cửa sổ phát hiện CONF_DONE và lỗi cấu hình xảy ra Lưu ý: Nếu vô hiệu hóa kiểm tra lỗi CONF_DONE, FPGA sẽ không kiểm tra xem CONF_DONE có tăng chính xác trong cửa sổ thời gian hợp lệ hay không.
Đảm bảo thiết bị được lập trình thành công trước khi bạn thực hiện cấu hình với tệp được mã hóa Nếu khóa không có trong thiết bị thì thiết bị không thể giải mã tệp được mã hóa
Đảm bảo sử dụng cùng một khóa để mã hóa tệp và lập trình thiết bị Nếu khóa không tương thích thì thiết bị không thể giải mã tệp được mã hóa

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng khi gặp phải vấn đề này

    Số FPGA mềm mà bạn đang sử dụng khi gặp phải sự cố này

    Đính kèm các tệp lập trình không nén và nén

    Mô tả thời điểm thất bại bắt đầu xảy ra và lỗi không xảy ra. Ví dụ: cấu hình bắt đầu thất bại khi bắt đầu/ở cuối chu kỳ lập trình.

    Ảnh chụp màn hình các tín hiệu nCONFIG, nSTATUS, DCLK và dòng/bus DỮ LIỆU được thăm dò ở đầu FPGA đầu

    Chỉ định xem bạn đang thực hiện cấu hình một thiết bị hoặc đa thiết bị hay không. Để có cấu hình đa thiết bị, vui lòng liệt kê các thiết bị được kết nối trong chuỗi

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân nCE, nCONFIG, nSTATUS CONF_DONE và chân JTAG chuyên dụng (TCK, TMS, TDO, TDI) được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Hàm ý chiến lược
Tải xuống phiên bản mới nhất của phần mềm Quartus® II. Tái tạo tập tin lập trình và cấu hình lại tệp tin FPGA xử lý bằng cách sử dụng tệp lập trình mới Phần mềm Quartus II mới nhất có thể đã sửa lỗi
Đảm bảo thiết bị không được lập trình với khóa không biến đổi trước khi bạn thực hiện lập trình khóa biến đổi Sau khi một khóa không biến đổi (một lần có thể lập trình) đã được lập trình trong thiết bị, bạn sẽ không thể lập trình một khóa biến đổi
Đảm bảo VCCBAT được cấp nguồn đúng cách VCCBAT là một nguồn điện chuyên dụng cho lưu trữ khóa biến đổi. Thanh ghi biến đổi sẽ không được khởi động nếu không có nguồn cung cấp VCCCBAT.
Đảm bảo cài đặt tương tự (cùng bo mạch, tải xuống cáp và phiên bản phần mềm Quartus II) sẽ có thể thực hiện lập trình JTAG trước khi bạn thực hiện lập trình khóa biến đổi Nếu lập trình JTAG thất bại, đó không phải là lỗi lập trình chính biến đổi cụ thể.

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng khi gặp phải vấn đề này

    Số FPGA mềm mà bạn đang sử dụng khi gặp phải sự cố này

    Ảnh chụp màn hình của thông báo lỗi được hiển thị trong cửa sổ thông báo Quartus II

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các chân nCE, nCONFIG, nSTATUS CONF_DONE và chân JTAG chuyên dụng (TCK, TMS, TDO, TDI) được kết nối theo thiết lập được đề xuất trong sổ tay thiết bị. Nếu bắt buộc phải kéo/kéo xuống điện trở, hãy đảm bảo giá trị điện trở là chính xác.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Hàm ý chiến lược
Tải xuống phiên bản mới nhất của phần mềm Quartus® II. Tái tạo tập tin lập trình và cấu hình lại tệp tin FPGA xử lý bằng cách sử dụng tệp lập trình mới Phần mềm Quartus II mới nhất có thể đã sửa lỗi
Đảm bảo thiết bị không được lập trình với khóa không biến đổi trước khi bạn thực hiện lập trình khóa biến đổi Sau khi một khóa không biến đổi (một lần có thể lập trình) đã được lập trình trong thiết bị, bạn sẽ không thể lập trình một khóa biến đổi
Đảm bảo tần số lập trình khóa không biến đổi (tần số JTAG TCK) được đặt theo thông số kỹ thuật Tần số JTAG TCK không được kiểm định sẽ làm gián đoạn quá trình lập trình nhiều cầu nối.
Đảm bảo cáp tải xuống thích hợp (ví dụ như công nghệ Ethernet Blaster hoặc JTAG) được sử dụng để lập trình khóa không biến đổi. Cáp tải xuống không được hỗ trợ sẽ không cho phép lập trình khóa không biến đổi
Đảm bảo cài đặt tương tự (cùng bo mạch, tải xuống cáp và phiên bản phần mềm Quartus II) sẽ có thể thực hiện lập trình JTAG trước khi bạn thực hiện lập trình khóa biến đổi Nếu lập trình JTAG thất bại, đó không phải là lỗi lập trình chính biến đổi cụ thể. Lưu ý: Vui lòng quay lại trang ban đầu Của Trình khắc phục sự cố cấu hình để chọn các lỗi liên quan đến JTAG.

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng khi gặp phải vấn đề này

    Số FPGA mềm mà bạn đang sử dụng khi gặp phải sự cố này

    Ảnh chụp màn hình của thông báo lỗi được hiển thị trong cửa sổ thông báo Quartus II

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Kiểm tra

Trước khi tiến hành gỡ lỗi thêm cho vấn đề của mình, bạn nên sử dụng danh sách kiểm tra này để xác minh rằng bạn đã tuân theo thiết lập cấu hình được đề xuất trong thiết kế của mình.

    Các nguồn điện được nâng lên đến mức điện áp thích hợp theo bảng dữ liệu thiết bị và ổn định trong suốt quá trình vận hành

Chiến lược gỡ lỗi

Bảng sau liệt kê một số chiến lược gỡ lỗi được khuyên dùng để thu hẹp nguyên nhân chính gây ra sự cố của bạn. Bạn nên trải qua từng chiến lược và thực hiện xác minh phù hợp.

Hàm ý chiến lược
Đảm bảo rằng bạn đã bật khối cập nhật từ xa trong thiết kế của mình Nếu khối cập nhật từ xa không được bật, bạn sẽ không thể sử dụng tính năng cập nhật từ xa
Hãy đảm bảo rằng logic người dùng của bạn theo phác thảo được chỉ định trong hướng dẫn sử dụng altremote_update siêu chức năng (Tham khảo sổ tay thiết bị về cách bật khối cập nhật từ xa trong thiết kế của bạn) Một số giao diện có thể không hoạt động đúng khi bạn chuyển sang hình ảnh ứng dụng khác
Đảm bảo rằng bạn đã chỉ định địa chỉ bắt đầu phù hợp cho trang ứng dụng của mình. Tham khảo sổ tay và ghi chú ứng dụng liên quan để biết thêm thông tin về cách gán địa chỉ bắt đầu phù hợp. Thiết bị sẽ không thể tải hình ảnh phù hợp nếu địa chỉ bắt đầu của ứng dụng được chỉ định không chính xác
Đảm bảo rằng địa chỉ bắt đầu của trang ứng dụng của bạn được viết đúng vào mạch cập nhật từ xa. Sử dụng param[2.0], hiển thị write_param cho một chu kỳ đồng hồ và đảm bảo dữ liệu trên bus đầu vào data_in ổn định trước khi write_param được xác nhận. Thiết bị sẽ không thể tải hình ảnh ứng dụng phù hợp nếu địa chỉ bắt đầu của hình ảnh ứng dụng được viết không chính xác
Đảm bảo rằng bạn kích hoạt đầu vào cấu hình lại của altremote_update trong ít nhất một chu kỳ đồng hồ. Tham khảo sổ tay hoặc hướng dẫn sử dụng để biết thông số kỹ thuật liên quan (nếu có) trên cổng đầu vào định cấu hình lại của altremote_update siêu chức năng Điều này đảm bảo thiết bị có thể phát hiện cạnh tích cực nCONFIG để bắt đầu cấu hình lại

Nếu vấn đề của bạn vẫn chưa được giải quyết, bạn có thể liên hệ với bộ phận hỗ trợ kỹ thuật của chúng tôi qua mySupport để được hỗ trợ thêm. Sau khi bạn đã gửi yêu cầu dịch vụ cho mySupport, vui lòng cung cấp các thông tin sau:

    Phiên bản phần mềm Quartus II mà bạn đang sử dụng khi gặp phải vấn đề này

    Số FPGA mềm mà bạn đang sử dụng khi gặp phải sự cố này

    Ảnh chụp màn hình của SignalTap II ở địa chỉ bắt đầu hoạt động bằng văn bản của hình ảnh ứng dụng

    Tần số đồng hồ được cung cấp cho altremote_update năng tối đa

    Xác định rõ quan điểm của bạn sau khi thực hiện các chiến lược gỡ lỗi được đề xuất

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.