Bộ Sưu Tập Sản Phẩm
CPLD MAX® V
Tình trạng
Launched
Ngày phát hành
2010
Thuật in thạch bản
180 nm

Tài nguyên

Yếu tố logic (LE)
570
Macrocells Tương đương
440
Độ trễ Pin-to-pin
9 ns
Bộ nhớ Flash của Người dùng
8 Kb
Logic Có thể Chuyển đổi thành Bộ nhớ

Tính năng

Mạch dao động Bên trong
Đặt lại Tính năng Bật nguồn Nhanh
JTAG quét biên
JTAG ISP
Thanh ghi Đầu vào Nhanh
Tăng công suất Thanh ghi Có thể lập trình
Bộ chuyển đổi JTAG
ISP thời gian thực
MultiVolt I/Os†
1.2 V, 1.5 V, 1.8 V, 2.5 V, 3.3 V
Khối Công suất I/O
2
Hỗ trợ Đầu ra Tối đa
159
LVTTL/LVCMOS
Đầu ra LVDS được lưu trữ
Schmitt Triggers
Tốc độ Quay vòng Có thể lập trình
Điện trở Kéo lên Có thể lập trình
Chân GND Có thể lập trình
Đầu ra Open-drain
Bus Hold

Thông số gói

Tùy chọn gói
M100, T100, F256, T144
Kích thước gói
6mm x 6mm, 16mm x16mm, 17mm x 17mm, 22mm x 22mm

Thông tin bổ sung

URL thông tin bổ sung