Bộ Sưu Tập Sản Phẩm
CPLD MAX® V
Tình trạng
Launched
Ngày phát hành
2010
Thuật in thạch bản
180 nm

Tài nguyên

Yếu tố logic (LE)
2210
Macrocells Tương đương
1700
Độ trễ Pin-to-pin
7 ns
Bộ nhớ Flash của Người dùng
8 Kb
Logic Có thể Chuyển đổi thành Bộ nhớ

Tính năng

Mạch dao động Bên trong
Đặt lại Tính năng Bật nguồn Nhanh
JTAG quét biên
JTAG ISP
Thanh ghi Đầu vào Nhanh
Tăng công suất Thanh ghi Có thể lập trình
Bộ chuyển đổi JTAG
ISP thời gian thực
MultiVolt I/Os†
1.2 V, 1.5 V, 1.8 V, 2.5 V, 3.3 V, 5.0 V
Khối Công suất I/O
4
Hỗ trợ Đầu ra Tối đa
271
LVTTL/LVCMOS
Đầu ra LVDS được lưu trữ
32 bit, 66 MHz Tuân thủ PCI
1
Schmitt Triggers
Tốc độ Quay vòng Có thể lập trình
Điện trở Kéo lên Có thể lập trình
Chân GND Có thể lập trình
Đầu ra Open-drain
Bus Hold

Thông số gói

Tùy chọn gói
F256, F324
Kích thước gói
17mm x 17mm, 19mm x 19mm

Thông tin bổ sung