IP Cứng H-Tile FPGA Intel® Stratix® 10 dành cho Lõi IP FPGA Intel Ethernet

IP cứng FPGA Intel® Stratix® 10 H-Tile cho Ethernet Lõi sở hữu trí tuệ (IP) Intel® FPGA cung cấp quyền truy cập vào IP cứng này ở tốc độ dữ liệu Ethernet 100 Gbps. Lõi IP này được bao gồm trong thư viện IP FPGA Intel® và cũng có sẵn trong danh mục IP phần mềm Intel® Quartus® Prime Pro Edition. Lõi IP sẵn sàng sử dụng với kênh Ethernet 100GBASE-R4. Đối với tốc độ dữ liệu Ethernet, bạn có thể chọn biến thể bao gồm cả điều khiển truy cập phương tiện (MAC) và lớp con mã hóa vật lý (PCS) hoặc chọn biến thể chỉ dành cho PCS.

Kênh Ethernet 100GBASE-R4 ánh xạ tới bốn liên kết 25,78125 Gbps. Các bộ thu phát nối tiếp FPGA tuân thủ thông số kỹ thuật CAUI-4 của Tiêu chuẩn Ethernet Tốc độ cao IEEE 802.3-2015. Lõi IP định cấu hình các bộ thu phát để triển khai thông số kỹ thuật phù hợp với biến thể lõi IP của bạn. Bạn có thể kết nối trực tiếp các giao diện thu phát với mô-đun quang học ngoại vi phụ thuộc vào phương tiện vật lý (PMD) hoặc với một thiết bị khác.

Tính năng

Lõi IP được thiết kế theo Tiêu chuẩn Ethernet Tốc độ cao IEEE 802.3-2015 có sẵn ở trang web IEEE (www.ieee.org). MAC cung cấp khả năng xử lý khung hình chuyển tiếp nhanh để tối ưu hóa độ trễ và hỗ trợ tốc độ toàn bộ trên đường dây với độ dài frame 64 byte. Điều này giúp truy cập thông suốt không rớt gói tin khi lưu lượng có độ dài liên tục hoặc hỗn hợp. Tất cả IP cứng FPGA Intel® Stratix® 10 H-Tile cho các biến thể lõi IP Ethernet đều hoạt động ở chế độ song công toàn phần. Các biến thể lõi IP này cung cấp các tính năng sau:

PHY:

• Logic IP cứng giao tiếp liền mạch với bộ thu phát nối tiếp FPGA Intel® Stratix® 10 ở tốc độ 25,78125 Gbps.
• Giao diện ngoại vi LAUI hoặc CAUI-4 bao gồm hai hoặc bốn làn thu phát nối tiếp cứng FPGA hoạt động ở tốc độ 25,78125 Gbps.
• Hỗ trợ liên kết LAUI hoặc CAUI-4 dựa trên mã hóa 64B/66B với cơ chế data stripping và alignment markers để căn chỉnh dữ liệu trên nhiều làn.
• Hỗ trợ giao thức thương lượng tự động (AN) như được định nghĩa trong Khoản 73 của Tiêu chuẩn IEEE 802.3-2915.
• Hỗ trợ link training (LT) như được định nghĩa trong Khoản 92 và 93 của Tiêu chuẩn IEEE 802.3-2915.
• Dung sai biến thiên lệch của máy thu (RX) vượt quá yêu cầu tại Khoản 80.5 Tiêu chuẩn Ethernet Tốc độ cao IEEE 802.3-2015.

Điều khiển cấu trúc khung:

• Hỗ trợ các gói jumbo.
• Kiểm soát lỗi kiểm tra dự phòng theo chu kỳ (CRC).
• Dung sai lệch làn 1,000 bit PCS RX của các liên kết 100G vượt quá yêu cầu tại Khoản 82.2.12 Tiêu chuẩn Ethernet Tốc độ cao IEEE 802.3-2015.
• Tùy chọn tạo và chèn CRC bộ thu phát mỗi gói (TX).
• Tùy chọn chuyển qua phần mở đầu RX và TX cho các ứng dụng yêu cầu chuyển thông tin quản lý người dùng độc quyền.
• Tuỳ chọn chèn địa chỉ MAC tại nguồn TX.
• Cơ chế frame padding tự động tại đầu TX để đáp ứng độ dài khung Ethernet tối thiểu 64 byte trên liên kết Ethernet. Tùy chọn vô hiệu hóa từng gói tính năng này.
• Khả năng chèn lỗi TX hỗ trợ vô hiệu hoá tín hiệu đầu vào đang truyền tới giao diện máy khách TX.
• Tùy chọn bộ đếm thiếu hụt (DIC) giúp kiểm soát tốt mức trung bình tối thiểu 8-byte, 10-byte hoặc 12-byte của khoảng cách liên gói (IPG) hoặc cho phép người dùng điều khiển IPG từ giao diện máy khách.

Giám sát và thống kê khung:

• Kiểm tra và báo cáo lỗi RX CRC.
  
• Tuỳ chọn cơ chế kiểm tra nghiêm ngặt Bắt đầu dấu tách khung (SFD) tại RX theo thông số kỹ thuật IEEE.
• Tuỳ chọn kiểm tra preamble nghiêm ngặt tại đầu RX theo thông số kỹ thuật IEEE.
• Kiểm tra gói không đúng định dạng RX theo đặc điểm kỹ thuật IEEE.
• Đã nhận chỉ báo loại khung điều khiển.
• Bộ đếm thống kê.
• Tính năng chụp nhanh để nắm bắt thời gian chính xác các giá trị của bộ đếm thống kê.
• Tuỳ chọn báo hiệu lỗi giúp phát hiện và báo cáo lỗi cục bộ và khởi tạo lỗi từ xa, và hỗ trợ lỗi liên kết một chiều như được định nghĩa tại Khoản 66 của Tiêu chuẩn Ethernet Tốc độ cao IEEE 802.3-2015.

Flex E:

• Tuỳ chọn tốc độ bit không đổi (CBR) 100GE với bộ xáo trộn / giải mã TX và RX PCS66.

Điều khiển luồng:

• Hoạt động điều khiển luồng Ethernet tuỳ chọn sử dụng các thanh ghi tạm dừng hoặc giao diện tạm dừng theo Khoản 31 của Tiêu chuẩn Ethernet IEEE 802.3-2015.
  
• Tuỳ chọn điều khiển luồng dựa trên mức độ ưu tiên tuân thủ theo Tiêu chuẩn IEEE 802.1Q-201 - Bản sửa đổi 17: Điều khiển luồng theo mức độ ưu tiên.
• Bộ điều khiển tạm dừng lọc khung hình.
• Phần mềm có thể tự động chuyển đổi luồng dữ liệu MAC tại đầu TX cục bộ để loại bỏ luồng đến một cách có chọn lọc.

Mạng vận chuyển quang học:

• Tuỳ chọn tốc độ bit không đổi (CBR) 25/50GE khi tắt cơ chế mã hóa TX và RX PCS66 bit và kỹ thuật xáo trộn.
  
• Tùy chọn CBR 25/50GE với đầy đủ các tính năng MAC và PCS 66 bit.

Giao diện hệ thống người dùng:

• Giao diện quản lý Avalon® Memory-Mapped (Avalon-MM) giúp truy cập vào các thanh ghi trạng thái và điều khiển lõi IP.
  
• Giao diện đường dữ liệu Avalon-ST kết nối MAC tới logic máy khách thông qua khung mở đầu ở byte quan trọng nhất (MSB) cho các biến thể MAC+PCS. Hỗ trợ giao diện 512 bit cho các biến thể 100GBASE-R4 để ổn định tốc độ dữ liệu khi hiện diện tuỳ chọn căn chỉnh SOP phía giao diện khách RX và tuỳ chọn truyền qua preamble tại RX và TX.
• Giao diện đường dẫn dữ liệu MII kết nối PCS với logic máy khách bằng các biến thể dành cho PCS. Giao diện cho các biến thể 100GBASE- R4 có 256 bit.
• Kiểm soát quá trình thiết lập lại phần cứng và phần mềm.
• Hỗ trợ Đồng bộ hoá Ethernet (Sync-E) bằng cách truyền đi tín hiệu phục hồi dữ liệu xung (CDR) đến cấu trúc thiết bị.

Gỡ rối và khả năng kiểm tra:

• Tuỳ chọn vòng lặp PMA nối tiếp (TX đến RX) tại bộ thu phát nối tiếp để thực hiện kiểm tra tự chẩn đoán.
  
• Tuỳ chọn vòng lặp song song (TX đến RX) tại MAC hoặc tại PCS để kiểm tra tự chẩn đoán.
• Bộ đếm lỗi chẵn lẻ bit xen kẽ để giám sát lỗi bit trên mỗi làn PCS.
• Bộ đếm khối lỗi RX PCS để giám sát lỗi trong và giữa các frame.
• Bộ đếm gói không đúng định dạng và tình trạng rớt gói tin.
• Cơ chế phát hiện lỗi bit cao (BER) để theo dõi tỷ lệ lỗi bit liên kết trên tất cả các làn PCS.
• Tùy chọn khởi tạo và kiểm tra mẫu kiểm thử không tải có xáo trộn.
• Tính năng chụp nhanh để nắm bắt thời gian chính xác các giá trị của bộ đếm thống kê.
• Khả năng chèn lỗi TX hỗ trợ kiểm tra và gỡ lỗi.
• Quyền truy cập tuỳ chọn đến FPGA Intel® Debug Host Endpoint (ADME) để gỡ rối hoặc giám sát tính toàn vẹn tín hiệu PHY.