IP FPGA Intel® RapidIO

Intel cung cấp hai IP FPGA Intel® riêng biệt cho RapidIO:

• Intel® FPGA IP RapidIO II tuân thủ với Thông số kỹ thuật RapidIO bản sửa đổi 2.2
• Sự phân tách lớp vật lý, vận chuyển, và logic (kiến trúc mô-đun)
• Chuỗi IDLE2 – biểu tượng điều khiển dài
• Tốc độ làn 1,25, 2,5, 3,125, 5 và 6,25 Gbaud với độ rộng liên kết gấp 1, 2, và 4 lần
• Intel® FPGA IP RapidIO tuân thủ với Thông số kỹ thuật RapidIO bản sửa đổi 1.3 / 2.1
• Sự phân tách lớp vật lý, vận chuyển, và logic (kiến trúc mô-đun)
• Chuỗi IDLE1 – biểu tượng điều khiển ngắn
• Tốc độ làn 1,25, 2,5, 3,125 và 5 Gbaud với độ rộng liên kết gấp 1 và 4 lần

Để biết chi tiết hỗ trợ thiết bị, chẳng hạn như tốc độ làn, độ rộng liên kết, và cấp tốc độ, hãy tham khảo hướng dẫn sử dụng Intel® FPGA IP RapidIO.

Tính năng

Một phần đáng kể của ngành công nghiệp không dây áp dụng tiêu chuẩn RapidIO như một liên kết tốc độ cao. Tiêu chuẩn RapidIO thường được sử dụng giữa các bộ xử lý tín hiệu số cũng như giữa các bộ xử lý thành phần điều khiển và bộ nhớ. RapidIO cũng đang được chấp nhận làm một liên kết bảng nối đa năng do áp dụng các tiêu chuẩn được sử dụng rộng rãi cho các đặc điểm điện của đính kèm phương tiện vật lý (PMA), như XAUI hoặc CEI cho tốc độ dữ liệu lên đến 6,25 Gbaud. Các FPGA Intel® cũng có khả năng hỗ trợ tốc độ dữ liệu RapidIO Gen3.

• PHY dựa trên bộ thu phát được nhúng
• Dễ sử dụng
• Trình chỉnh sửa tham số tài sản trí tuệ (IP) cho phép tối ưu các tham số dễ dàng một cách thủ công, chẳng hạn như độ sâu FIFO giao diện, cửa sổ dịch địa chỉ, điện áp chênh lệch đầu ra, và nhấn mạnh trước
• Cấu hình dễ dàng cung cấp các cách để giảm việc sử dụng tài nguyên để tạo ra các biến thể chức năng IP FPGA Intel® nhỏ hơn tùy thuộc vào nhu cầu ứng dụng
• Trình thiết kế nền tảng để liên kết hệ thống
• Giải pháp hiệu quả
• Lõi IP đầu cuối, testbench với khả năng tương tác đã được kiểm chứng với bộ xử lý tín hiệu số hàng đầu và các nhà cung cấp bộ chuyển đổi
• Tuân thủ thông số kỹ thuật RapidIO, bản sửa đổi 1.3 / 2.1 và 2.2

Để tìm ra một giải pháp sẵn sàng tích hợp cấp hệ thống, bạn có thể tiết kiệm thời gian thiết kế hàng tháng trời bằng cách lựa chọn tất cả các lớp RapidIO – bao gồm các tính năng như dịch địa chỉ cũng như các giao diện FIFO Avalon® Memory-Mapped (Avalon-MM) và Avalon® Streaming (Avalon-ST) đơn giản.

Giải pháp giao thức

Một trong các hình ảnh cho thấy một ví dụ về hệ thống được xây dựng bằng cách sử dụng Trình thiết kế nền tảng có bộ xử lý được nhúng mềm Nios® II làm một thành phần xử lý. Bộ nhớ chương trình có thể bao gồm "mã khởi động" cho việc liệt kê lại cấp hệ thống của các đầu cuối khác nhau. Chương trình cũng định cấu hình thanh ghi địa chỉ khả năng của các đầu cuối và chức năng Intel® FPGA IP.