IP cứng E-Tile FPGA Intel® Agilex™ và FPGA Intel® Stratix® 10
FPGA Intel® Agilex® và Intel® Stratix® 10 E-Tile kết hợp chồng giao thức Ethernet độ bền cao, có thể cấu hình và tương thích với Tiêu chuẩn Ethernet Tốc độ cao IEEE 802.3 và Thông số kỹ thuật Ethernet 25G và 50G, Dự thảo 1.6 từ Hiệp hội Ethernet 25G. Lõi Sở hữu Trí tuệ (IP) cung cấp tốc độ truy cập dữ liệu đến IP cứng tại 10 Gbps, 25 Gbps và 100 Gbps.
Đọc hướng dẫn sử dụng IP cứng E-tile ›
Đọc hướng dẫn sử dụng các ví dụ thiết kế IP cứng E-Tile Intel® Stratix® 10 ›
Hướng dẫn sử dụng mẫu thiết kế IP Cứng E-Tile Intel® Stratix® 10 ›
Hướng dẫn sử dụng mẫu thiết kế IP Cứng E-Tile Intel® Agilex™ ›
IP cứng E-Tile FPGA Intel® Agilex™ và FPGA Intel® Stratix® 10
Chồng Giao thức Ethernet Độ bền cao
Lõi IP có nhiều biến thể, mỗi biến thể cung cấp sự kết hợp khác nhau giữa các kênh và tính năng Ethernet.
- Từ một đến bốn kênh 10GbE/25GbE với tùy chọn Sửa lỗi liên tiếp Reed-Solomon (RS-FEC).
- Kênh 100G với tuỳ chọn RS-FEC cho chế độ CAUI-4 hoặc CAUI-2.
- Cấu hình động giữa một và bốn kênh 10GbE/25GbE hoặc một kênh 100GbE.
Tất cả các biến thể đều cung cấp tuỳ chọn Giao thức Đồng bộ Thời gian IEEE 1588v2 (PTP). Người dùng có thể lựa chọn: biển thể điều khiển truy cập phương tiện (MAC) và lớp con mã hóa vật lý (PCS), biến thể chỉ dành cho PCS, biến thể Ethernet Linh hoạt (FlexE) hoặc biến thể Mạng Truyền tải Quang học (OTN).
Giao thức Ethernet
IP Ethernet |
Giao thức |
Số lượng Làn và Tốc độ Đường truyền |
---|---|---|
100 GbE |
100GBASE-KR4 100GBASE-CR4 CAUI-4 CAUI-2 |
4x25,78125 Gbps không trả về số không (NRZ) cho bảng nối đa năng bằng đồng 4x25,78125 Gbps NRZ dành cho cáp đồng gắn trực tiếp 4x25,78125 Gbps NRZ dành cho các liên kết suy hao thấp: giữa chip với chip hoặc chip với module PAM4 2x53,1 Gbps dành cho các liên kết suy hao thấp: giữa chip với chip, chip với module và giữa bộ chuyển đổi kỹ thuật số và tương tự (DAC) |
25GbE |
25GBASE-KR 25GBASE-CR 25GBASE-R AUI 25GBASE-R Consortium Link |
Gbps cho bảng nối đa năng Gbps cho cáp đồng gắn trực tiếp Gbps giữa các kết nối suy hao thấp với các mô-đun PHY ngoại vi Gbps dựa trên thông số kỹ thuật của tổ hợp 25G/50G |
10GbE |
10GBASE-KR 10GBASE-CR |
10,3125 Gbps cho bảng nối đa năng Các làn 10,3125 Gbps dành cho cáp đồng gắn trực tiếp |
Tính năng
Lõi IP được thiết kế theo Tiêu chuẩn Ethernet Tốc độ cao IEEE 802.3-2015, có tại trang web IEEE (www.ieee.org); theo Đặc điểm kỹ thuật Ethernet 25G, 50G tại Dự thảo 1.6 của Hiệp hội Ethernet 25 Gigabit. MAC cung cấp khả năng xử lý frame chuyển tiếp nhanh để tối ưu hóa độ trễ và tối ưu tốc độ đường dây với độ dài frame 64 byte. Điều này bảo đảm không rớt gói tin ngay cả khi lưu lượng truy cập liên tục hoặc có độ dài hỗn hợp. Tất cả các biến thể lõi IP đều hoạt động ở chế độ song công toàn phần. Các tính năng IP được liệt kê bên dưới:
PHY:
- Giao diện ngoại vi CAUI gồm bốn làn thu phát nối tiếp vật lý FPGA hoạt động tại 25,78125 Gbps.
- Giao diện ngoại vi CAUI-2 gồm hai làn thu phát hoạt động tại 53,125 Gbps với chế độ mã hoá PAM4.
- Giao diện ngoại vi CAUI 25G có một làn thu phát hoạt động tại 25,78125 Gbps.
- Giao diện ngoại vi CAUI 10G có một làn thu phát hoạt động tại 10,3125 Gbps.
- Hỗ trợ liên kết CAUI-4 dựa trên mã hóa 64B/66B với kỹ thuật data stripping và alignment marker để căn chỉnh dữ liệu trên nhiều làn.
- Chọn cơ chế sửa lỗi liên tiếp Reed-Solomon RS-FEC (528, 514) hoặc RS-FEC (544, 514).
- Hỗ trợ tốc độ 10G, 25G và 100G.
- Giao thức Thương lượng Tự động (AN) được định nghĩa theo Điều 73 của Tiêu chuẩn IEEE 802.3-2915 và Dự thảo phụ lục 1.6 của Hiệp hội Ethernet 25G.
- Link trainng (LT) như được định nghĩa theo Điều 92 và 93 trong Tiêu chuẩn IEEE 802.3-2915, và theo Dự thảo phụ lục 1.6 của Hiệp hội Ethernet 25G.
- Tùy chọn bộ đếm thiếu hụt (DIC) giúp kiểm soát tốt mức trung bình tối thiểu 8-byte, 10-byte hoặc 12-byte của khoảng cách liên gói (IPG) hoặc cho phép người dùng điều khiển IPG từ giao diện máy khách.
- Dung sai biến thiên độ lệch tại bộ thu (RX) vượt quá yêu cầu trong Điều 80.5 của Tiêu chuẩn Ethernet Tốc độ cao IEEE 802.3-2015.
Điều khiển cấu trúc khung:
- Hỗ trợ các gói jumbo.
- Kiểm soát lỗi kiểm tra dự phòng theo chu kỳ (CRC).
- Dung sai lệch làn PCS RX 1000 bit dành cho các liên kết 100G vượt quá yêu cầu của Điều 82.2.12 của Tiêu chuẩn Ethernet Tốc độ cao IEEE 802.3-2015.
- Tùy chọn tạo và chèn CRC bộ thu phát mỗi gói (TX).
- Tùy chọn chuyển qua phần mở đầu RX và TX cho các ứng dụng yêu cầu chuyển thông tin quản lý người dùng độc quyền.
- Tuỳ chọn chèn địa chỉ MAC tại nguồn TX.
- Cơ chế frame padding tự động tại đầu TX để đáp ứng độ dài khung Ethernet tối thiểu 64 byte trên liên kết Ethernet. Tùy chọn vô hiệu hóa từng gói tính năng này.
- Khả năng chèn lỗi TX hỗ trợ vô hiệu hoá tín hiệu đầu vào đang truyền tới giao diện máy khách TX.
Giám sát và Thống kê khung:
- Kiểm tra và báo cáo lỗi RX CRC.
- Tuỳ chọn kiểm tra Bắt đầu dấu tách khung (SFD) nghiêm ngặt tại RX theo thông số kỹ thuật IEEE.
- Tuỳ chọn kiểm tra preamble nghiêm ngặt tại đầu RX theo thông số kỹ thuật IEEE.
- Kiểm tra gói không đúng định dạng ở đầu RX theo thông số kỹ thuật IEEE.
- Đã nhận chỉ báo loại khung điều khiển.
- Bộ đếm thống kê.
- Tính năng chụp nhanh để nắm bắt thời gian chính xác các giá trị của bộ đếm thống kê.
- Tuỳ chọn báo hiệu lỗi tùy chọn: phát hiện và báo cáo lỗi cục bộ và và khởi tạo lỗi từ xa để hỗ trợ lỗi liên kết một chiều. Điều này được định nghĩa tại Khoản 66 của Tiêu chuẩn Ethernet Tốc độ cao IEEE 802.3-2015.
Kiểm soát luồng:
- Hoạt động điều khiển luồng Ethernet tuỳ chọn sử dụng các thanh ghi tạm dừng hoặc giao diện tạm dừng theo Khoản 31 của Tiêu chuẩn Ethernet IEEE 802.3-2015.
- Tuỳ chọn điều khiển luồng dựa trên mức độ ưu tiên tuân thủ theo Tiêu chuẩn IEEE 802.1Q-2014 - Bản sửa đổi 17: Điều khiển luồng theo mức độ ưu tiên.
- Bộ điều khiển tạm dừng lọc khung hình.
- Phần mềm có thể tự động chuyển đổi luồng dữ liệu MAC TX cục bộ để cắt luồng đầu vào một cách có chọn lọc.
Giao thức đồng bộ thời gian (PTP):
- Hỗ trợ tùy chọn cho PTP theo Tiêu chuẩn IEEE 1588v2.
- Dấu thời gian tại TX theo 1 bước (1588v1 và 1588v2) và 2 bước.
- Hỗ trợ tiêu đề PTP ở nhiều định dạng khung khác nhau, bao gồm cách thức đóng gói Ethernet kiểu UDP theo IPv4 và UDP theo IPv6.
- Hỗ trợ tính toán checksum zero và checksum byte mở rộng.
- Hỗ trợ vận hành correction field.
- Độ trễ bổ sung và độ trễ không đối xứng có thể lập trình.
OTN:
- Tuỳ chọn tốc độ bit không đổi (CBR) 25/50GbE khi tắt chế độ mã hóa và xáo trộn 66 bit tại TX và RX.
- Tùy chọn CBR 25/50GbE với đầy đủ các tính năng MAC và PCS 66 bit.
Giao diện hệ thống người dùng:
- Giao diện quản lý Avalon® Memory-Mapped (Avalon-MM) giúp truy cập vào các thanh ghi trạng thái và điều khiển lõi IP.
- Giao diện đường dẫn dữ liệu Avalon-ST kết nối MAC đến logic máy khách bằng khởi đầu khung theo byte quan trọng nhất (MSB) tại MAC với các biến thể của PCS. Giao diện cho kênh 100G có 512 bit, các kênh 10/25G sử dụng 64 bit khi lớp MAC được bật.
- Giao diện đường dẫn dữ liệu MII kết nối PCS với logic máy khách bằng các biến thể dành cho PCS. Giao diện cho các biến thể 100G có 256 bit dữ liệu và 32 bit điều khiển; giao diện cho các biến thể 10G/25G có 64 bit dữ liệu và 8 bit điều khiển.
- Kiểm soát quá trình thiết lập lại phần cứng và phần mềm.
- Hỗ trợ Đồng bộ hoá Ethernet (SyncE) bằng cách truyền đi tín hiệu phục hồi dữ liệu xung (CDR) đến cấu trúc thiết bị.
Tái cấu hình động:
- Hỗ trợ tái cấu hình động giữa các tốc độ Ethernet khác nhau.
- Ví dụ Thiết kế sẵn có để dễ thực hiện.
Gỡ rối và Khả năng kiểm tra:
- Tuỳ chọn vòng lặp PMA nối tiếp (TX đến RX) tại bộ thu phát nối tiếp để thực hiện kiểm tra tự chẩn đoán.
- Tuỳ chọn vòng lặp song song (TX đến RX) tại MAC hoặc tại PCS để kiểm tra tự chẩn đoán.
- Bộ đếm lỗi chẵn lẻ bit xen kẽ để giám sát lỗi bit trên mỗi làn PCS.
- Bộ đếm khối lỗi RX PCS để giám sát lỗi trong và giữa các frame.
- Bộ đếm gói không đúng định dạng và tình trạng rớt gói tin.
- Cơ chế phát hiện tốc độ lỗi bit cao (BER) để giám sát BER liên kết trên tất cả làn PCS.
- Tùy chọn khởi tạo và kiểm tra mẫu kiểm thử không tải có xáo trộn
- Tính năng chụp nhanh để nắm bắt thời gian chính xác các giá trị của bộ đếm thống kê.
- Khả năng chèn lỗi TX để hỗ trợ kiểm tra và gỡ lỗi.
Trạng thái IP
Trạng thái Đặt hàng |
Sản xuất |
Các mã đặt hàng |
|
IP Cứng H-Tile FPGA Intel® Stratix® 10 dành cho Lõi IP FPGA Intel Ethernet |
IP-ETH-ETILEHIP IP-ETH-ETILEKRCR - Để kích hoạt KR/CR (AN/LT) cho IP Cứng Ethernet E-Tile (10GE/25GE/100GE) |
Tìm IP bạn cần cho Intel® FPGA, SoC và ASIC có cấu trúc
Để biết danh sách hoàn chỉnh các IP của Intel và bên thứ ba, bạn vui lòng truy cập trang Tìm IP.
Liên kết có liên quan
Thông tin khác
Tìm IP
Hãy tìm lõi Sở hữu trí tuệ FPGA Intel® phù hợp nhu cầu của bạn.
Hỗ Trợ Kỹ Thuật
Nếu bạn cần hỗ trợ kỹ thuật về lõi IP, vui lòng truy cập Tài nguyên hỗ trợ hoặc Hỗ Trợ Cao Cấp Intel®. Bạn cũng có thể tìm các chủ đề liên quan đến chức năng này tại Trung tâm Kiến thức and Cộng đồng.
Đánh giá IP và Đặt hàng
Chế độ đánh giá và thông tin đặt hàng cho lõi Sở hữu trí tuệ FPGA Intel®.
Thiết kế với IP FPGA Intel®
Chúng tôi có nhiều lựa chọn phong phú các lõi hoàn chỉnh đã được tối ưu hoá cho các FPGA Intel® để hỗ trợ bạn tìm hiểu thêm về thiết kế IP FPGA Intel®.
Bộ công cụ Cơ bản IP
Miễn phí giấy phép Lõi IP FPGA Intel® nếu bạn sở hữu giấy phép đang hoạt động của Phần mềm Intel® Quartus® Prime Phiên bản Standard hoặc Pro.
Ví dụ thiết kế
Tải xuống ví dụ thiết kế và thiết kế tham chiếu của các thiết bị FPGA Intel®.
Liên hệ với nhân viên kinh doanh
Hãy liên hệ với nhân viên kinh doanh cho các nhu cầu về thiết kế và tăng tốc sản phẩm FPGA Intel® của bạn.