IP FPGA Intel® Ethernet 50G
Lõi Intel® FPGA IP Ethernet 50G triển khai Thông số kỹ thuật Ethernet 25G và 50G, Dự thảo 1.4 từ Hiệp hội Ethernet 25 Gigabit và dự thảo Ethernet 25Gb IEEE 802.3by. Lõi IP gồm một tùy chọn hỗ trợ truyền tải một chiều như đã định nghĩa trong Điều 66 của Tiêu chuẩn Ethernet IEEE 802.3-2012. Giao diện phía máy khách MAC của lõi IP Ethernet 50 Gbps là giao diện truyền phát nội dung trực tuyến Avalon® 128-bit (Avalon-ST). Nó ánh xạ tới hai bộ thu phát 25,78125 Gbps.
IP FPGA Intel® Ethernet 50G
Lõi IP cung cấp giao diện tiêu chuẩn của điều khiển truy cập phương tiện (MAC) và lớp con mã hoá vật lý (PCS), và chức năng PMA theo trình bày trong sơ đồ khối sau. PHY bao gồm PCS và PMA.
Tính năng
PHY:
- Logic mềm PCS giao tiếp liền mạch với bộ thu phát nối tiếp Intel® Agilex® F-Tile FPGA 51,5625 gigabit trên giây (Gbps).
Điều khiển cấu trúc khung:
- Hỗ trợ các gói jumbo, được định nghĩa là các gói trên 1.500 byte.
- Giám sát chuyển giao và loại bỏ kiểm tra dự phòng theo chu kỳ (CRC) tại đầu thu RX. Phát (TX) khởi tạo CRC.
- Tùy chọn chuyển qua phần mở đầu RX và TX cho các ứng dụng yêu cầu chuyển thông tin quản lý người dùng độc quyền.
- Bộ đệm khung tự động TX giúp đáp ứng độ dài khung Ethernet tối thiểu 64 byte.
Giám sát và thống kê khung:
- Kiểm tra và báo cáo lỗi RX CRC.
- Tuỳ chọn kiểm tra SFD nghiêm ngặt tại RX theo đặc điểm kỹ thuật IEEE.
- Kiểm tra gói không đúng định dạng RX theo đặc điểm kỹ thuật IEEE.
- Cơ chế báo hiệu lỗi tùy chọn giúp phát hiện và báo cáo lỗi cục bộ, cũng như tạo ra lỗi từ xa, với sự hỗ trợ theo Điều khoản 66 của Tiêu chuẩn Ethernet IEEE 802.3ba-2012.
- Truyền tải một chiều được định nghĩa trong Điều 66 của Tiêu chuẩn Ethernet IEEE 802.3-2012.
Gỡ rối và khả năng kiểm tra:
- Vòng lặp cục bộ PMA nối tiếp có thể lập trình (TX đến RX) tại bộ thu phát nối tiếp để thực hiện kiểm tra tự chẩn đoán.
- Quyền truy cập tuỳ chọn đến Debug máy chủ đầu cuối (ADME) FPGA Intel giúp gỡ rối hoặc giám sát liên tục để bảo đảm tính toàn vẹn tín hiệu PHY.
Giao diện hệ thống người dùng:
- Giao diện quản lý Avalon® Memory-Mapped (Avalon-MM) giúp truy cập vào các thanh ghi trạng thái và điều khiển lõi IP.
- Giao diện đường dẫn dữ liệu Avalon® Streaming (Avalon-ST) kết nối với logic máy khách.
- Độ trễ sằn sàng bằng 0 của chu kỳ xung giao diện TX Avalon-ST.
- Kiểm soát quá trình thiết lập lại phần cứng và phần mềm.
Chỉ số chất lượng IP
Thông tin cơ bản |
|
---|---|
Năm IP đầu tiên phát hành |
2017 |
Hỗ trợ phiên bản đầu tiên Phần mềm Intel Quartus Prime |
17.0 |
Mã đặt hàng |
IP-50GEUMACPHY |
Trạng thái |
Tiếp cận sớm |
Sản phẩm bàn giao khách hàng gồm các mục sau: Tập tin thiết kế (mã nguồn mã hóa hoặc netlist tổng hợp sau) Mô hình mô phỏng cho ModelSim*- Phiên bản FPGA Intel Ràng buộc thời gian và/hoặc bố cục Tài liệu có chức năng kiểm soát sửa đổi Tập tin Readme |
Có |
Bất kỳ sản phẩm bàn giao khách hàng bổ sung có IP |
|
Giao diện người dùng đồ hoạ (GUI) Parameterization cho phép người dùng cuối cấu hình IP |
Có |
Lõi IP được kích hoạt cho quá trình Hỗ trợ Chế độ Đánh giá IP FPGA Intel |
Có |
Ngôn ngữ nguồn |
Verilog |
Ngôn ngữ Testbench |
|
Trình điều khiển phần mềm cung cấp |
Không |
Hỗ trợ hệ điều hành (HĐH) trình điều khiển |
|
Triển khai |
|
Giao diện người dùng |
Avalon-ST (Đường dẫn dữ liệu), Avalon-MM (Quản lý) |
Siêu dữ liệu IP-XACT |
Không |
Xác nhận |
|
Trình mô phỏng hỗ trợ |
Mentor Graphics*, Synopsys*, Cadence* |
Phần cứng xác thực |
Các thiết bị Intel Arria 10 GT, Intel Stratix 10 với (các) H-Tile |
Đã thực hiện kiểm tra tuân thủ tiêu chuẩn ngành |
Không |
Nếu Có, đó là (các) kiểm tra nào? |
|
Nếu Có, trên (các) thiết bị FPGA Intel nào? |
|
Nếu Có, ngày đã thực hiện |
|
Nếu Không, việc đó có được lên kế hoạch không? |
Có |
Tính tương kết |
|
IP đã trải qua quá trình kiểm tra tính tương kết |
Có |
Nếu Có, trên (các) thiết bị FPGA Intel nào |
Thiết bị Intel Arria 10 GT |
Báo cáo Tính tương kết hiện có |
Không |
Liên kết có liên quan
Tài liệu
- Ghi chú phát hành Lõi IP cứng H-Tile dành cho Lõi IP FPGA Intel® Stratix® 10
- Bạn có thể dễ dàng kiểm tra cấu hình tùy chỉnh của mình từ các ví dụ thiết kế phần cứng sinh động được tạo bởi phần mềm Intel Quartus Prime
- Đối với FPGA Intel® Arria® 10: Hướng dẫn sử dụng ví dụ về thiết kế ethernet 50G
- Đối với FPGA Intel® Stratix® 10: IP cứng Intel® Stratix® 10 H-Tile cho hướng dẫn sử dụng ví dụ về thiết kế ethernet
Bo mạch phát triển
Thông tin khác
Tìm IP
Hãy tìm lõi Sở hữu trí tuệ FPGA Intel® phù hợp nhu cầu của bạn.
Hỗ Trợ Kỹ Thuật
Nếu bạn cần hỗ trợ kỹ thuật về lõi IP, vui lòng truy cập Tài nguyên hỗ trợ hoặc Hỗ Trợ Cao Cấp Intel®. Bạn cũng có thể tìm các chủ đề liên quan đến chức năng này tại Trung tâm Kiến thức and Cộng đồng.
Đánh giá IP và Đặt hàng
Chế độ đánh giá và thông tin đặt hàng cho lõi Sở hữu trí tuệ FPGA Intel®.
Thiết kế với IP FPGA Intel®
Chúng tôi có nhiều lựa chọn phong phú các lõi hoàn chỉnh đã được tối ưu hoá cho các FPGA Intel® để hỗ trợ bạn tìm hiểu thêm về thiết kế IP FPGA Intel®.
Bộ công cụ Cơ bản IP
Miễn phí giấy phép Lõi IP FPGA Intel® nếu bạn sở hữu giấy phép đang hoạt động của Phần mềm Intel® Quartus® Prime Phiên bản Standard hoặc Pro.
Ví dụ thiết kế
Tải xuống ví dụ thiết kế và thiết kế tham chiếu của các thiết bị FPGA Intel®.
Liên hệ với nhân viên kinh doanh
Hãy liên hệ với nhân viên kinh doanh cho các nhu cầu về thiết kế và tăng tốc sản phẩm FPGA Intel® của bạn.