MAX® V 5M160Z CPLD

Thông số kỹ thuật

Đặt hàng và tuân thủ

Thông tin đặt hàng và thông số kỹ thuật

MAX® V 5M160Z CPLD 5M160ZM68C5N

  • MM# 965737
  • Mã THÔNG SỐ SR4T4
  • Mã đặt hàng 5M160ZM68C5N
  • Stepping A1
  • ID Nội dung MDDS 693144745168

MAX® V 5M160Z CPLD 5M160ZM68C4N

  • MM# 966142
  • Mã THÔNG SỐ SR54Y
  • Mã đặt hàng 5M160ZM68C4N
  • Stepping A1
  • ID Nội dung MDDS 694704745494

MAX® V 5M160Z CPLD 5M160ZM68I5N

  • MM# 966143
  • Mã THÔNG SỐ SR54Z
  • Mã đặt hàng 5M160ZM68I5N
  • Stepping A1
  • ID Nội dung MDDS 701525744494

MAX® V 5M160Z CPLD 5M160ZM100C5N

  • MM# 968400
  • Mã THÔNG SỐ SR71C
  • Mã đặt hàng 5M160ZM100C5N
  • Stepping A1
  • ID Nội dung MDDS 696363745666

MAX® V 5M160Z CPLD 5M160ZM100I5N

  • MM# 969129
  • Mã THÔNG SỐ SR7NK
  • Mã đặt hàng 5M160ZM100I5N
  • Stepping A1
  • ID Nội dung MDDS 694494745583

MAX® V 5M160Z CPLD 5M160ZM100C4N

  • MM# 970648
  • Mã THÔNG SỐ SR8VV
  • Mã đặt hàng 5M160ZM100C4N
  • Stepping A1
  • ID Nội dung MDDS 692256745946

Thông tin về tuân thủ thương mại

  • ECCN EAR99
  • CCATS NA
  • US HTS 8542390001

Thông tin PCN

SR4T4

SR7NK

SR54Z

SR54Y

SR71C

SR8VV

Trình điều khiển và Phần mềm

Trình điều khiển & phần mềm mới nhất

Các bản tải xuống khả dụng:
Tất cả

Tên

Ngày phát hành

Ngày sản phẩm được giới thiệu lần đầu tiên.

Thuật in thạch bản

Thuật in thạch bản đề cập đến công nghệ bán dẫn được sử dụng để sản xuất một mạch tích hợp và được báo cáo bằng nanomet (nm), cho biết kích thước của các tính năng được tích hợp trên bóng bán dẫn.

Yếu tố logic (LE)

Các phần tử logic (LE) là đơn vị logic nhỏ nhất trong cấu trúc Intel® FPGA. Các LE nhỏ gọn và cung cấp các tính năng tiên tiến với việc sử dụng logic hiệu quả.

Macrocells Tương đương

Tỷ lệ macrocell" tương đương điển hình là khoảng 1,3 LE cho mỗi macrocell dựa trên dữ liệu thực nghiệm.

Độ trễ Pin-to-pin

Độ trễ pin-to-pin là thời gian cần thiết để tín hiệu từ chân đầu vào truyền qua logic tổ hợp và xuất hiện ở chân đầu ra bên ngoài.

Bộ nhớ Flash của Người dùng

Bộ nhớ Flash của Người dùng (UFM) cung cấp quyền truy cập vào các khối bộ nhớ flash nối tiếp trong các thiết bị này.

Logic Có thể Chuyển đổi thành Bộ nhớ

Các LE không sử dụng có thể được chuyển đổi sang bộ nhớ. Tổng số bit LE RAM khả dụng phụ thuộc vào chế độ bộ nhớ, cấu hình độ sâu và độ rộng của bộ nhớ khởi tạo.

Mạch dao động Bên trong

Bộ dao động bên trong được sử dụng để đáp ứng các yêu cầu về xung nhịp của nhiều thiết kế và loại bỏ yêu cầu về mạch xung nhịp bên ngoài.

Đặt lại Tính năng Bật nguồn Nhanh

Nhanh chóng đặt lại toàn bộ thiết kế về trạng thái ban đầu và rõ ràng sau khi nguồn điện được phát hiện.

JTAG quét biên

Thử nghiệm cách ly mạch bên trong của thiết bị khỏi mạch I/O của chính mạch đó.

JTAG ISP

Khả năng lập trình trong hệ thống thông qua giao diện JTAG.

Thanh ghi Đầu vào Nhanh

Các thanh ghi đầu vào trong các ô I/O có kết nối nhanh, trực tiếp từ các chân I/O.

Tăng công suất Thanh ghi Có thể lập trình

Cho phép các đầu ra đã đăng ký để tăng tốc trong một khoảng thời gian cụ thể khi khởi động thông qua phần mềm Quartus II.

Bộ chuyển đổi JTAG

Cho phép truy cập JTAG TAP và các tín hiệu trạng thái khi lệnh USER0 hoặc USER1 được cấp cho JTAG TAP.

ISP thời gian thực

Có thể lập trình thiết bị được hỗ trợ trong khi thiết bị vẫn đang hoạt động.

MultiVolt I/Os†

Cho phép các thiết bị trong tất cả các gói giao tiếp với các hệ thống có điện áp nguồn khác nhau. Một điện trở bên ngoài phải được sử dụng với mức dung sai 5,0 V.

Khối Công suất I/O

Một nhóm các chân I/O được nhóm lại với mục đích xác định các tiêu chuẩn I/O. Để được tăng công suất trong thời gian vận hành thiết bị.

Hỗ trợ Đầu ra Tối đa

Số lượng đầu vào điều khiển tối đa cho phép hoặc ngăn đầu ra dữ liệu từ thiết bị.

LVTTL/LVCMOS

Transistor Điện áp Thấp đến Transistor logic / Chất bán dẫn Kim loại Oxit Bổ sung Điện áp thấp

Đầu ra LVDS được lưu trữ

Đầu ra Tín hiệu Vi sai Điện áp Thấp

Schmitt Triggers

Cho phép bộ đệm đầu vào đáp ứng với tốc độ biên đầu vào chậm với tốc độ biên đầu ra nhanh.

Tốc độ Quay vòng Có thể lập trình

Điều khiển tốc độ quay vòng đầu ra có thể được cấu hình để có hiệu năng tiếng ồn thấp hoặc tốc độ cao.

Điện trở Kéo lên Có thể lập trình

Mỗi chân I/O trên thiết bị cung cấp một điện trở kéo lên có thể lập trình tùy chọn trong chế độ người dùng. Nếu tính năng này được bật cho chân I/O, thì điện trở kéo lên giữ đầu ra ở mức VCCIO của gờ chân đầu ra.

Chân GND Có thể lập trình

Mỗi chân I/O không sử dụng trên thiết bị có thể được sử dụng như một chân nối đất bổ sung.

Đầu ra Open-drain

Các thiết bị cung cấp một đầu ra open-drain tùy chọn (tương đương với open-collector) cho mỗi chân I/O. Đầu ra open-drain này cho phép thiết bị cung cấp tín hiệu điều khiển cấp hệ thống có thể được xác nhận bởi bất kỳ thiết bị nào trong số một số thiết bị.

Bus Hold

Mỗi chân I/O trên thiết bị cung cấp một tính năng bus-hold tùy chọn. Mạch bus-hold có thể giữ tín hiệu trên chân I/O ở trạng thái được điều khiển cuối cùng.

Tùy chọn gói

Các thiết bị Intel FPGA có sẵn với các kích thước gói khác nhau, số lượng IO và bộ thu phát khác nhau, để phù hợp với yêu cầu hệ thống của khách hàng.