Dấu phẩy động cứng

DSP theo dấu phẩy động

Hệ thống xử lý tín hiệu kỹ thuật số (DSP) mới sử dụng các giải pháp dấu phẩy động để đạt tính ổn định số học và dải động ở mức độ cao. Các ứng dụng như ra-đa, xử lý ăng-ten không dây chuyên sâu và tạo ảnh và chẩn đoán hình ảnh y học đều cần dùng đến khả năng của dấu phẩy động trong FPGA và SoC. Khi ứng dụng DSP phát triển về quy mô và năng lực, FPGA và SoC cung cấp nền tảng hiệu suất cao nhất cho bất kỳ hoạt động tính toán DSP theo dấu phẩy động nào.

Tại mức 14 nm, FPGA và SoC Intel® Stratix® 10 cung cấp hiệu suất tính toán dấu phẩy động cao nhất trong ngành, đạt hiệu suất lên đến 10 tera phép tính dấu phẩy động mỗi giây (TFLOPS). Tìm hiểu thêm về năng lực FPGA và DSP SoC Stratix 10 của chúng tôi.

Tại mức 20 nm, FPGA và SoC Intel® Arria® 10 cung cấp các thiết bị đầu tiên trong ngành với các toán tử xử lý dấu phẩy động cứng, mang lại hiệu suất lên đến 1,5 TFLOPS. Tìm hiểu thêm về kiến trúc khối DSP có độ chính xác biến thiên của FPGA và SoC Arria 10 của chúng tôi.

Tin mới nhất: Hỗ trợ mới dành cho FPGA SoC Intel® (và các tính toán dấu phẩy động liên quan) với bản phát hành MathWorks R2014b mới nhất

Công cụ lập mã HDL Coder và công cụ lập mã nhúng Embedded Coder cung cấp tính năng hỗ trợ mới dành cho dòng sản phẩm FPGA SoC Intel® với MathWorks R2014b. Các nhà phát triển quen thuộc với các công cụ MathWorks sẽ thấy tiện lợi hơn khi tạo mã nhắm đến FPGA SoC Intel trong khi vẫn tiếp tục hoạt động trong môi trường phát triển này.

Giờ đây, các nhà thiết kế FPGA và lập trình viên bộ xử lý sẽ dùng chung một phương pháp thiết kế phổ biến, được hợp lý hóa để nhắm đến các FPGA SoC Intel.

Để biết thêm thông tin, hãy truy cập https://www.mathworks.com/hardware-support/altera-soc-ecoder.html.

Bắt đầu với giải pháp DSP theo dấu phẩy động của chúng tôi thông qua các sách trắng và webcast này.

Báo cáo chi tiết

Hiểu các tuyên bố về hiệu suất đỉnh của tính toán dấu phẩy động

Tập sách trắng này tính toán và so sánh các hiệu suất đỉnh khi tính toán dấu phẩy động của bộ xử lý tín hiệu kỹ thuật số, đơn vị xử lý đồ họa (GPU) và FPGA. Tìm hiểu cách Intel có thể tự tin khẳng định hiệu suất lên đến 1,5 TFLOPS trong thiết bị Arria 10 và 10 TFLOPS trong thiết bị Stratix 10 khi sử dụng phương phát đạt chuẩn ngành và so sánh tuyên bố này với các tuyên bố của một nhà cung cấp FPGA khác.

Đọc sách trắng (PDF)

Kích hoạt thiết kế DSP tác động mạnh lên FPGA với tính toán dấy phẩy động cứng

Muốn tìm hiểu thêm về tính toán dấu phẩy động cứng của Intel? Tập sách trắng này thảo luận về kiến trúc tân tiến này, bắt đầu với thiết bị Arria 10 và tiếp tục triển khai đến thiết bị Stratix 10, từ đó, cho phép đạt hiệu suất thuật toán DSP theo dấu phẩy động cao nhất trong FPGA, tính đến thời điểm hiện tại.

Đọc sách trắng (PDF)

BDTI đánh giá hiệu quả năng lượng của các thiết kế DSP thực tế, phức tạp trên bảng mạch phát triển 28 nm của FPGA Intel®:

  • Định chuẩn điện năng cho các thiết kế DSP phức tạp: Phân tích ma trận Cholesky và QR
  • Kết quả và khả năng sử dụng của quy trình công cụ dấu phẩy động

Đọc sách trắng (PDF)

BDTI đánh giá hiệu suất của các thiết kế DSP thực tế, phức tạp trên bảng mạch phát triển 28 nm của FPGA Intel:

  • Định chuẩn hiệu suất cho thiết kế DSP phức tạp: Phân tích ma trận Cholesky và QR
  • Kết quả và khả năng sử dụng của quy trình công cụ dấu phẩy động

Đọc sách trắng (PDF)

Xem bản xem trước

Hiện thêm Hiện ít hơn

Webcast

MỚI: Xem ngay, theo yêu cầu, 15 phút

Tăng tốc thời gian phát triển thiết kế với khối DSP theo dấu phẩy động cứng trong FPGA

Xem webcast này để biết:

  • Tổng quan về những thách thức hiện tại khi thực hiện tính toán dấu phẩy động
  • Giới thiệu về khối DSP theo dấu phẩy động cứng của Intel
  • Tổng quan về cách bạn có thể đạt hiệu quả DSP, năng suất thiết kế và hiệu quả logic chưa từng có