Altera SoCAL  16.0
The Altera SoC Abstraction Layer (SoCAL) API Reference Manual
 All Data Structures Variables Typedefs Groups
alt_noc_fw_ddr_mpu_f2sdr_ddr_scr.h
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30 * *
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32 
35 #ifndef __ALT_SOCAL_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_H__
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37 
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47 
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388 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG3EN_GET(value) (((value) & 0x00000800) >> 11)
389 
390 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR1REG3EN_SET(value) (((value) << 11) & 0x00000800)
391 
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403 
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410 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG0EN_CLR_MSK 0xffffefff
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432 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG1EN_WIDTH 1
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438 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG1EN_RESET 0x0
439 
440 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG1EN_GET(value) (((value) & 0x00002000) >> 13)
441 
442 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG1EN_SET(value) (((value) << 13) & 0x00002000)
443 
454 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG2EN_LSB 14
455 
456 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG2EN_MSB 14
457 
458 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG2EN_WIDTH 1
459 
460 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG2EN_SET_MSK 0x00004000
461 
462 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG2EN_CLR_MSK 0xffffbfff
463 
464 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG2EN_RESET 0x0
465 
466 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG2EN_GET(value) (((value) & 0x00004000) >> 14)
467 
468 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG2EN_SET(value) (((value) << 14) & 0x00004000)
469 
480 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG3EN_LSB 15
481 
482 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG3EN_MSB 15
483 
484 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG3EN_WIDTH 1
485 
486 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG3EN_SET_MSK 0x00008000
487 
488 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG3EN_CLR_MSK 0xffff7fff
489 
490 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG3EN_RESET 0x0
491 
492 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG3EN_GET(value) (((value) & 0x00008000) >> 15)
493 
494 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_F2SDR2REG3EN_SET(value) (((value) << 15) & 0x00008000)
495 
496 #ifndef __ASSEMBLY__
497 
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511  uint32_t mpuregion2enable : 1;
512  uint32_t mpuregion3enable : 1;
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526 };
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530 #endif /* __ASSEMBLY__ */
531 
533 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_RESET 0x00000000
534 
535 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_OFST 0x0
536 
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579 
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736 
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767 
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794 
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796 
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823 
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825 
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842 
843 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG1EN_WIDTH 1
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847 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG1EN_CLR_MSK 0xfffffdff
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851 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG1EN_GET(value) (((value) & 0x00000200) >> 9)
852 
853 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG1EN_SET(value) (((value) << 9) & 0x00000200)
854 
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878 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG2EN_RESET 0x0
879 
880 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG2EN_GET(value) (((value) & 0x00000400) >> 10)
881 
882 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG2EN_SET(value) (((value) << 10) & 0x00000400)
883 
897 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG3EN_LSB 11
898 
899 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG3EN_MSB 11
900 
901 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG3EN_WIDTH 1
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906 
907 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG3EN_RESET 0x0
908 
909 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG3EN_GET(value) (((value) & 0x00000800) >> 11)
910 
911 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR1REG3EN_SET(value) (((value) << 11) & 0x00000800)
912 
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929 
930 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG0EN_WIDTH 1
931 
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933 
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935 
936 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG0EN_RESET 0x0
937 
938 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG0EN_GET(value) (((value) & 0x00001000) >> 12)
939 
940 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG0EN_SET(value) (((value) << 12) & 0x00001000)
941 
955 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG1EN_LSB 13
956 
957 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG1EN_MSB 13
958 
959 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG1EN_WIDTH 1
960 
961 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG1EN_SET_MSK 0x00002000
962 
963 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG1EN_CLR_MSK 0xffffdfff
964 
965 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG1EN_RESET 0x0
966 
967 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG1EN_GET(value) (((value) & 0x00002000) >> 13)
968 
969 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG1EN_SET(value) (((value) << 13) & 0x00002000)
970 
984 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG2EN_LSB 14
985 
986 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG2EN_MSB 14
987 
988 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG2EN_WIDTH 1
989 
990 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG2EN_SET_MSK 0x00004000
991 
992 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG2EN_CLR_MSK 0xffffbfff
993 
994 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG2EN_RESET 0x0
995 
996 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG2EN_GET(value) (((value) & 0x00004000) >> 14)
997 
998 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG2EN_SET(value) (((value) << 14) & 0x00004000)
999 
1013 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG3EN_LSB 15
1014 
1015 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG3EN_MSB 15
1016 
1017 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG3EN_WIDTH 1
1018 
1019 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG3EN_SET_MSK 0x00008000
1020 
1021 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG3EN_CLR_MSK 0xffff7fff
1022 
1023 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG3EN_RESET 0x0
1024 
1025 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG3EN_GET(value) (((value) & 0x00008000) >> 15)
1026 
1027 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_F2SDR2REG3EN_SET(value) (((value) << 15) & 0x00008000)
1028 
1029 #ifndef __ASSEMBLY__
1030 
1041 {
1042  uint32_t mpuregion0enable : 1;
1043  uint32_t mpuregion1enable : 1;
1044  uint32_t mpuregion2enable : 1;
1045  uint32_t mpuregion3enable : 1;
1058  uint32_t : 16;
1059 };
1060 
1063 #endif /* __ASSEMBLY__ */
1064 
1066 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_RESET 0x00000000
1067 
1068 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_SET_OFST 0x4
1069 
1111 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG0EN_LSB 0
1112 
1113 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG0EN_MSB 0
1114 
1115 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG0EN_WIDTH 1
1116 
1117 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG0EN_SET_MSK 0x00000001
1118 
1119 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG0EN_CLR_MSK 0xfffffffe
1120 
1121 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG0EN_RESET 0x0
1122 
1123 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG0EN_GET(value) (((value) & 0x00000001) >> 0)
1124 
1125 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG0EN_SET(value) (((value) << 0) & 0x00000001)
1126 
1140 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG1EN_LSB 1
1141 
1142 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG1EN_MSB 1
1143 
1144 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG1EN_WIDTH 1
1145 
1146 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG1EN_SET_MSK 0x00000002
1147 
1148 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG1EN_CLR_MSK 0xfffffffd
1149 
1150 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG1EN_RESET 0x0
1151 
1152 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG1EN_GET(value) (((value) & 0x00000002) >> 1)
1153 
1154 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG1EN_SET(value) (((value) << 1) & 0x00000002)
1155 
1169 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG2EN_LSB 2
1170 
1171 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG2EN_MSB 2
1172 
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1177 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG2EN_CLR_MSK 0xfffffffb
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1179 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG2EN_RESET 0x0
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1181 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG2EN_GET(value) (((value) & 0x00000004) >> 2)
1182 
1183 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG2EN_SET(value) (((value) << 2) & 0x00000004)
1184 
1198 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG3EN_LSB 3
1199 
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1201 
1202 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG3EN_WIDTH 1
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1208 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG3EN_RESET 0x0
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1210 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG3EN_GET(value) (((value) & 0x00000008) >> 3)
1211 
1212 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_MPUREG3EN_SET(value) (((value) << 3) & 0x00000008)
1213 
1227 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG0EN_LSB 4
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1229 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG0EN_MSB 4
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1231 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG0EN_WIDTH 1
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1237 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG0EN_RESET 0x0
1238 
1239 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG0EN_GET(value) (((value) & 0x00000010) >> 4)
1240 
1241 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG0EN_SET(value) (((value) << 4) & 0x00000010)
1242 
1256 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG1EN_LSB 5
1257 
1258 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG1EN_MSB 5
1259 
1260 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG1EN_WIDTH 1
1261 
1262 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG1EN_SET_MSK 0x00000020
1263 
1264 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG1EN_CLR_MSK 0xffffffdf
1265 
1266 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG1EN_RESET 0x0
1267 
1268 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG1EN_GET(value) (((value) & 0x00000020) >> 5)
1269 
1270 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG1EN_SET(value) (((value) << 5) & 0x00000020)
1271 
1285 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG2EN_LSB 6
1286 
1287 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG2EN_MSB 6
1288 
1289 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG2EN_WIDTH 1
1290 
1291 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG2EN_SET_MSK 0x00000040
1292 
1293 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG2EN_CLR_MSK 0xffffffbf
1294 
1295 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG2EN_RESET 0x0
1296 
1297 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG2EN_GET(value) (((value) & 0x00000040) >> 6)
1298 
1299 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG2EN_SET(value) (((value) << 6) & 0x00000040)
1300 
1314 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG3EN_LSB 7
1315 
1316 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG3EN_MSB 7
1317 
1318 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG3EN_WIDTH 1
1319 
1320 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG3EN_SET_MSK 0x00000080
1321 
1322 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG3EN_CLR_MSK 0xffffff7f
1323 
1324 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG3EN_RESET 0x0
1325 
1326 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG3EN_GET(value) (((value) & 0x00000080) >> 7)
1327 
1328 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR0REG3EN_SET(value) (((value) << 7) & 0x00000080)
1329 
1343 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG0EN_LSB 8
1344 
1345 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG0EN_MSB 8
1346 
1347 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG0EN_WIDTH 1
1348 
1349 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG0EN_SET_MSK 0x00000100
1350 
1351 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG0EN_CLR_MSK 0xfffffeff
1352 
1353 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG0EN_RESET 0x0
1354 
1355 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG0EN_GET(value) (((value) & 0x00000100) >> 8)
1356 
1357 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG0EN_SET(value) (((value) << 8) & 0x00000100)
1358 
1372 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG1EN_LSB 9
1373 
1374 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG1EN_MSB 9
1375 
1376 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG1EN_WIDTH 1
1377 
1378 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG1EN_SET_MSK 0x00000200
1379 
1380 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG1EN_CLR_MSK 0xfffffdff
1381 
1382 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG1EN_RESET 0x0
1383 
1384 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG1EN_GET(value) (((value) & 0x00000200) >> 9)
1385 
1386 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG1EN_SET(value) (((value) << 9) & 0x00000200)
1387 
1401 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG2EN_LSB 10
1402 
1403 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG2EN_MSB 10
1404 
1405 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG2EN_WIDTH 1
1406 
1407 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG2EN_SET_MSK 0x00000400
1408 
1409 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG2EN_CLR_MSK 0xfffffbff
1410 
1411 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG2EN_RESET 0x0
1412 
1413 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG2EN_GET(value) (((value) & 0x00000400) >> 10)
1414 
1415 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG2EN_SET(value) (((value) << 10) & 0x00000400)
1416 
1430 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG3EN_LSB 11
1431 
1432 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG3EN_MSB 11
1433 
1434 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG3EN_WIDTH 1
1435 
1436 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG3EN_SET_MSK 0x00000800
1437 
1438 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG3EN_CLR_MSK 0xfffff7ff
1439 
1440 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG3EN_RESET 0x0
1441 
1442 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG3EN_GET(value) (((value) & 0x00000800) >> 11)
1443 
1444 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR1REG3EN_SET(value) (((value) << 11) & 0x00000800)
1445 
1459 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG0EN_LSB 12
1460 
1461 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG0EN_MSB 12
1462 
1463 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG0EN_WIDTH 1
1464 
1465 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG0EN_SET_MSK 0x00001000
1466 
1467 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG0EN_CLR_MSK 0xffffefff
1468 
1469 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG0EN_RESET 0x0
1470 
1471 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG0EN_GET(value) (((value) & 0x00001000) >> 12)
1472 
1473 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG0EN_SET(value) (((value) << 12) & 0x00001000)
1474 
1488 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG1EN_LSB 13
1489 
1490 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG1EN_MSB 13
1491 
1492 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG1EN_WIDTH 1
1493 
1494 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG1EN_SET_MSK 0x00002000
1495 
1496 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG1EN_CLR_MSK 0xffffdfff
1497 
1498 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG1EN_RESET 0x0
1499 
1500 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG1EN_GET(value) (((value) & 0x00002000) >> 13)
1501 
1502 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG1EN_SET(value) (((value) << 13) & 0x00002000)
1503 
1517 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG2EN_LSB 14
1518 
1519 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG2EN_MSB 14
1520 
1521 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG2EN_WIDTH 1
1522 
1523 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG2EN_SET_MSK 0x00004000
1524 
1525 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG2EN_CLR_MSK 0xffffbfff
1526 
1527 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG2EN_RESET 0x0
1528 
1529 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG2EN_GET(value) (((value) & 0x00004000) >> 14)
1530 
1531 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG2EN_SET(value) (((value) << 14) & 0x00004000)
1532 
1546 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG3EN_LSB 15
1547 
1548 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG3EN_MSB 15
1549 
1550 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG3EN_WIDTH 1
1551 
1552 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG3EN_SET_MSK 0x00008000
1553 
1554 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG3EN_CLR_MSK 0xffff7fff
1555 
1556 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG3EN_RESET 0x0
1557 
1558 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG3EN_GET(value) (((value) & 0x00008000) >> 15)
1559 
1560 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_F2SDR2REG3EN_SET(value) (((value) << 15) & 0x00008000)
1561 
1562 #ifndef __ASSEMBLY__
1563 
1574 {
1575  uint32_t mpuregion0enable : 1;
1576  uint32_t mpuregion1enable : 1;
1577  uint32_t mpuregion2enable : 1;
1578  uint32_t mpuregion3enable : 1;
1591  uint32_t : 16;
1592 };
1593 
1596 #endif /* __ASSEMBLY__ */
1597 
1599 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_RESET 0x00000000
1600 
1601 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_EN_CLR_OFST 0x8
1602 
1626 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_BASE_LSB 0
1627 
1628 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_BASE_MSB 15
1629 
1630 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_BASE_WIDTH 16
1631 
1632 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_BASE_SET_MSK 0x0000ffff
1633 
1634 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_BASE_CLR_MSK 0xffff0000
1635 
1636 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_BASE_RESET 0x0
1637 
1638 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
1639 
1640 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
1641 
1652 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_LIMIT_LSB 16
1653 
1654 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_LIMIT_MSB 31
1655 
1656 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_LIMIT_WIDTH 16
1657 
1658 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_LIMIT_SET_MSK 0xffff0000
1659 
1660 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_LIMIT_CLR_MSK 0x0000ffff
1661 
1662 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_LIMIT_RESET 0x0
1663 
1664 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
1665 
1666 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
1667 
1668 #ifndef __ASSEMBLY__
1669 
1680 {
1681  uint32_t base : 16;
1682  uint32_t limit : 16;
1683 };
1684 
1687 #endif /* __ASSEMBLY__ */
1688 
1690 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG0ADDR_RESET 0x00000000
1691 
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1693 
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1718 
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1723 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_BASE_SET_MSK 0x0000ffff
1724 
1725 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_BASE_CLR_MSK 0xffff0000
1726 
1727 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_BASE_RESET 0x0
1728 
1729 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
1730 
1731 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
1732 
1743 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_LIMIT_LSB 16
1744 
1745 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_LIMIT_MSB 31
1746 
1747 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_LIMIT_WIDTH 16
1748 
1749 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_LIMIT_SET_MSK 0xffff0000
1750 
1751 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_LIMIT_CLR_MSK 0x0000ffff
1752 
1753 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_LIMIT_RESET 0x0
1754 
1755 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
1756 
1757 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
1758 
1759 #ifndef __ASSEMBLY__
1760 
1771 {
1772  uint32_t base : 16;
1773  uint32_t limit : 16;
1774 };
1775 
1778 #endif /* __ASSEMBLY__ */
1779 
1781 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_RESET 0x00000000
1782 
1783 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG1ADDR_OFST 0x14
1784 
1808 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_BASE_LSB 0
1809 
1810 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_BASE_MSB 15
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1815 
1816 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_BASE_CLR_MSK 0xffff0000
1817 
1818 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_BASE_RESET 0x0
1819 
1820 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
1821 
1822 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
1823 
1834 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_LIMIT_LSB 16
1835 
1836 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_LIMIT_MSB 31
1837 
1838 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_LIMIT_WIDTH 16
1839 
1840 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_LIMIT_SET_MSK 0xffff0000
1841 
1842 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_LIMIT_CLR_MSK 0x0000ffff
1843 
1844 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_LIMIT_RESET 0x0
1845 
1846 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
1847 
1848 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
1849 
1850 #ifndef __ASSEMBLY__
1851 
1862 {
1863  uint32_t base : 16;
1864  uint32_t limit : 16;
1865 };
1866 
1869 #endif /* __ASSEMBLY__ */
1870 
1872 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_RESET 0x00000000
1873 
1874 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG2ADDR_OFST 0x18
1875 
1899 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_BASE_LSB 0
1900 
1901 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_BASE_MSB 15
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1906 
1907 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_BASE_CLR_MSK 0xffff0000
1908 
1909 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_BASE_RESET 0x0
1910 
1911 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
1912 
1913 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
1914 
1925 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_LIMIT_LSB 16
1926 
1927 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_LIMIT_MSB 31
1928 
1929 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_LIMIT_WIDTH 16
1930 
1931 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_LIMIT_SET_MSK 0xffff0000
1932 
1933 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_LIMIT_CLR_MSK 0x0000ffff
1934 
1935 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_LIMIT_RESET 0x0
1936 
1937 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
1938 
1939 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
1940 
1941 #ifndef __ASSEMBLY__
1942 
1953 {
1954  uint32_t base : 16;
1955  uint32_t limit : 16;
1956 };
1957 
1960 #endif /* __ASSEMBLY__ */
1961 
1963 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_RESET 0x00000000
1964 
1965 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_MPUREG3ADDR_OFST 0x1c
1966 
1990 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_BASE_LSB 0
1991 
1992 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_BASE_MSB 15
1993 
1994 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_BASE_WIDTH 16
1995 
1996 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_BASE_SET_MSK 0x0000ffff
1997 
1998 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_BASE_CLR_MSK 0xffff0000
1999 
2000 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_BASE_RESET 0x0
2001 
2002 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
2003 
2004 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
2005 
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2017 
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2019 
2020 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_LIMIT_WIDTH 16
2021 
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2023 
2024 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_LIMIT_CLR_MSK 0x0000ffff
2025 
2026 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_LIMIT_RESET 0x0
2027 
2028 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
2029 
2030 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2031 
2032 #ifndef __ASSEMBLY__
2033 
2044 {
2045  uint32_t base : 16;
2046  uint32_t limit : 16;
2047 };
2048 
2051 #endif /* __ASSEMBLY__ */
2052 
2054 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_RESET 0x00000000
2055 
2056 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG0ADDR_OFST 0x20
2057 
2081 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_BASE_LSB 0
2082 
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2086 
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2088 
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2090 
2091 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_BASE_RESET 0x0
2092 
2093 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
2094 
2095 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
2096 
2107 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_LIMIT_LSB 16
2108 
2109 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_LIMIT_MSB 31
2110 
2111 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_LIMIT_WIDTH 16
2112 
2113 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_LIMIT_SET_MSK 0xffff0000
2114 
2115 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_LIMIT_CLR_MSK 0x0000ffff
2116 
2117 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_LIMIT_RESET 0x0
2118 
2119 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
2120 
2121 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2122 
2123 #ifndef __ASSEMBLY__
2124 
2135 {
2136  uint32_t base : 16;
2137  uint32_t limit : 16;
2138 };
2139 
2142 #endif /* __ASSEMBLY__ */
2143 
2145 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_RESET 0x00000000
2146 
2147 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG1ADDR_OFST 0x24
2148 
2172 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_BASE_LSB 0
2173 
2174 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_BASE_MSB 15
2175 
2176 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_BASE_WIDTH 16
2177 
2178 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_BASE_SET_MSK 0x0000ffff
2179 
2180 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_BASE_CLR_MSK 0xffff0000
2181 
2182 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_BASE_RESET 0x0
2183 
2184 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
2185 
2186 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
2187 
2198 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_LIMIT_LSB 16
2199 
2200 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_LIMIT_MSB 31
2201 
2202 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_LIMIT_WIDTH 16
2203 
2204 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_LIMIT_SET_MSK 0xffff0000
2205 
2206 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_LIMIT_CLR_MSK 0x0000ffff
2207 
2208 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_LIMIT_RESET 0x0
2209 
2210 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
2211 
2212 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2213 
2214 #ifndef __ASSEMBLY__
2215 
2226 {
2227  uint32_t base : 16;
2228  uint32_t limit : 16;
2229 };
2230 
2233 #endif /* __ASSEMBLY__ */
2234 
2236 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_RESET 0x00000000
2237 
2238 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG2ADDR_OFST 0x28
2239 
2263 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_BASE_LSB 0
2264 
2265 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_BASE_MSB 15
2266 
2267 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_BASE_WIDTH 16
2268 
2269 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_BASE_SET_MSK 0x0000ffff
2270 
2271 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_BASE_CLR_MSK 0xffff0000
2272 
2273 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_BASE_RESET 0x0
2274 
2275 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
2276 
2277 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
2278 
2289 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_LIMIT_LSB 16
2290 
2291 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_LIMIT_MSB 31
2292 
2293 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_LIMIT_WIDTH 16
2294 
2295 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_LIMIT_SET_MSK 0xffff0000
2296 
2297 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_LIMIT_CLR_MSK 0x0000ffff
2298 
2299 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_LIMIT_RESET 0x0
2300 
2301 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
2302 
2303 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2304 
2305 #ifndef __ASSEMBLY__
2306 
2317 {
2318  uint32_t base : 16;
2319  uint32_t limit : 16;
2320 };
2321 
2324 #endif /* __ASSEMBLY__ */
2325 
2327 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_RESET 0x00000000
2328 
2329 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR0REG3ADDR_OFST 0x2c
2330 
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2657 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR1REG3ADDR_LIMIT_WIDTH 16
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2666 
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2668 
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2689 
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2731 
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2733 
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2755 
2756 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
2757 
2758 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG0ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2759 
2760 #ifndef __ASSEMBLY__
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2780 
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2822 
2823 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
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2837 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_LIMIT_MSB 31
2838 
2839 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_LIMIT_WIDTH 16
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2848 
2849 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG1ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2850 
2851 #ifndef __ASSEMBLY__
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2864  uint32_t base : 16;
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2901 
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2905 
2906 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_BASE_SET_MSK 0x0000ffff
2907 
2908 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_BASE_CLR_MSK 0xffff0000
2909 
2910 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_BASE_RESET 0x0
2911 
2912 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
2913 
2914 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
2915 
2926 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_LIMIT_LSB 16
2927 
2928 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_LIMIT_MSB 31
2929 
2930 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_LIMIT_WIDTH 16
2931 
2932 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_LIMIT_SET_MSK 0xffff0000
2933 
2934 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_LIMIT_CLR_MSK 0x0000ffff
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2936 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_LIMIT_RESET 0x0
2937 
2938 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
2939 
2940 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
2941 
2942 #ifndef __ASSEMBLY__
2943 
2954 {
2955  uint32_t base : 16;
2956  uint32_t limit : 16;
2957 };
2958 
2961 #endif /* __ASSEMBLY__ */
2962 
2964 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_RESET 0x00000000
2965 
2966 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG2ADDR_OFST 0x48
2967 
2991 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_BASE_LSB 0
2992 
2993 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_BASE_MSB 15
2994 
2995 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_BASE_WIDTH 16
2996 
2997 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_BASE_SET_MSK 0x0000ffff
2998 
2999 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_BASE_CLR_MSK 0xffff0000
3000 
3001 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_BASE_RESET 0x0
3002 
3003 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_BASE_GET(value) (((value) & 0x0000ffff) >> 0)
3004 
3005 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_BASE_SET(value) (((value) << 0) & 0x0000ffff)
3006 
3017 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_LIMIT_LSB 16
3018 
3019 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_LIMIT_MSB 31
3020 
3021 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_LIMIT_WIDTH 16
3022 
3023 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_LIMIT_SET_MSK 0xffff0000
3024 
3025 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_LIMIT_CLR_MSK 0x0000ffff
3026 
3027 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_LIMIT_RESET 0x0
3028 
3029 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_LIMIT_GET(value) (((value) & 0xffff0000) >> 16)
3030 
3031 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_LIMIT_SET(value) (((value) << 16) & 0xffff0000)
3032 
3033 #ifndef __ASSEMBLY__
3034 
3045 {
3046  uint32_t base : 16;
3047  uint32_t limit : 16;
3048 };
3049 
3052 #endif /* __ASSEMBLY__ */
3053 
3055 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_RESET 0x00000000
3056 
3057 #define ALT_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_F2SDR2REG3ADDR_OFST 0x4c
3058 
3059 #ifndef __ASSEMBLY__
3060 
3071 {
3075  volatile uint32_t _pad_0xc_0xf;
3092  volatile uint32_t _pad_0x50_0x100[44];
3093 };
3094 
3099 {
3100  volatile uint32_t enable;
3101  volatile uint32_t enable_set;
3102  volatile uint32_t enable_clear;
3103  volatile uint32_t _pad_0xc_0xf;
3104  volatile uint32_t mpuregion0addr;
3105  volatile uint32_t mpuregion1addr;
3106  volatile uint32_t mpuregion2addr;
3107  volatile uint32_t mpuregion3addr;
3108  volatile uint32_t fpga2sdram0region0addr;
3109  volatile uint32_t fpga2sdram0region1addr;
3110  volatile uint32_t fpga2sdram0region2addr;
3111  volatile uint32_t fpga2sdram0region3addr;
3112  volatile uint32_t fpga2sdram1region0addr;
3113  volatile uint32_t fpga2sdram1region1addr;
3114  volatile uint32_t fpga2sdram1region2addr;
3115  volatile uint32_t fpga2sdram1region3addr;
3116  volatile uint32_t fpga2sdram2region0addr;
3117  volatile uint32_t fpga2sdram2region1addr;
3118  volatile uint32_t fpga2sdram2region2addr;
3119  volatile uint32_t fpga2sdram2region3addr;
3120  volatile uint32_t _pad_0x50_0x100[44];
3121 };
3122 
3125 #endif /* __ASSEMBLY__ */
3126 
3128 #ifdef __cplusplus
3129 }
3130 #endif /* __cplusplus */
3131 #endif /* __ALT_SOCAL_NOC_FW_DDR_MPU_F2SDR_DDR_SCR_H__ */
3132