Altera SoCAL  16.0
The Altera SoC Abstraction Layer (SoCAL) API Reference Manual
 All Data Structures Variables Typedefs Groups
alt_fpgamgr.h
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30 * *
31 ***********************************************************************************/
32 
35 #ifndef __ALTERA_ALT_FPGAMGR_H__
36 #define __ALTERA_ALT_FPGAMGR_H__
37 
38 #ifdef __cplusplus
39 extern "C"
40 {
41 #endif /* __cplusplus */
42 
104 #define ALT_FPGAMGR_STAT_MOD_E_FPGAOFF 0x0
105 
110 #define ALT_FPGAMGR_STAT_MOD_E_RSTPHASE 0x1
111 
116 #define ALT_FPGAMGR_STAT_MOD_E_CFGPHASE 0x2
117 
123 #define ALT_FPGAMGR_STAT_MOD_E_INITPHASE 0x3
124 
129 #define ALT_FPGAMGR_STAT_MOD_E_USERMOD 0x4
130 
135 #define ALT_FPGAMGR_STAT_MOD_E_UNKNOWN 0x5
136 
138 #define ALT_FPGAMGR_STAT_MOD_LSB 0
139 
140 #define ALT_FPGAMGR_STAT_MOD_MSB 2
141 
142 #define ALT_FPGAMGR_STAT_MOD_WIDTH 3
143 
144 #define ALT_FPGAMGR_STAT_MOD_SET_MSK 0x00000007
145 
146 #define ALT_FPGAMGR_STAT_MOD_CLR_MSK 0xfffffff8
147 
148 #define ALT_FPGAMGR_STAT_MOD_RESET 0x5
149 
150 #define ALT_FPGAMGR_STAT_MOD_GET(value) (((value) & 0x00000007) >> 0)
151 
152 #define ALT_FPGAMGR_STAT_MOD_SET(value) (((value) << 0) & 0x00000007)
153 
232 #define ALT_FPGAMGR_STAT_MSEL_E_PP16_FAST_NOAES_NODC 0x0
233 
241 #define ALT_FPGAMGR_STAT_MSEL_E_PP16_FAST_AES_NODC 0x1
242 
250 #define ALT_FPGAMGR_STAT_MSEL_E_PP16_FAST_AESOPT_DC 0x2
251 
256 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD3 0x3
257 
265 #define ALT_FPGAMGR_STAT_MSEL_E_PP16_SLOW_NOAES_NODC 0x4
266 
274 #define ALT_FPGAMGR_STAT_MSEL_E_PP16_SLOW_AES_NODC 0x5
275 
283 #define ALT_FPGAMGR_STAT_MSEL_E_PP16_SLOW_AESOPT_DC 0x6
284 
289 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD7 0x7
290 
298 #define ALT_FPGAMGR_STAT_MSEL_E_PP32_FAST_NOAES_NODC 0x8
299 
307 #define ALT_FPGAMGR_STAT_MSEL_E_PP32_FAST_AES_NODC 0x9
308 
316 #define ALT_FPGAMGR_STAT_MSEL_E_PP32_FAST_AESOPT_DC 0xa
317 
322 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD11 0xb
323 
331 #define ALT_FPGAMGR_STAT_MSEL_E_PP32_SLOW_NOAES_NODC 0xc
332 
340 #define ALT_FPGAMGR_STAT_MSEL_E_PP32_SLOW_AES_NODC 0xd
341 
349 #define ALT_FPGAMGR_STAT_MSEL_E_PP32_SLOW_AESOPT_DC 0xe
350 
355 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD15 0xf
356 
361 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD16 0x10
362 
367 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD17 0x11
368 
373 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD18 0x12
374 
379 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD19 0x13
380 
385 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD20 0x14
386 
391 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD21 0x15
392 
397 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD22 0x16
398 
403 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD23 0x17
404 
409 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD24 0x18
410 
415 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD25 0x19
416 
421 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD26 0x1a
422 
427 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD27 0x1b
428 
433 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD28 0x1c
434 
439 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD29 0x1d
440 
445 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD30 0x1e
446 
451 #define ALT_FPGAMGR_STAT_MSEL_E_RSVD31 0x1f
452 
454 #define ALT_FPGAMGR_STAT_MSEL_LSB 3
455 
456 #define ALT_FPGAMGR_STAT_MSEL_MSB 7
457 
458 #define ALT_FPGAMGR_STAT_MSEL_WIDTH 5
459 
460 #define ALT_FPGAMGR_STAT_MSEL_SET_MSK 0x000000f8
461 
462 #define ALT_FPGAMGR_STAT_MSEL_CLR_MSK 0xffffff07
463 
464 #define ALT_FPGAMGR_STAT_MSEL_RESET 0x8
465 
466 #define ALT_FPGAMGR_STAT_MSEL_GET(value) (((value) & 0x000000f8) >> 3)
467 
468 #define ALT_FPGAMGR_STAT_MSEL_SET(value) (((value) << 3) & 0x000000f8)
469 
470 #ifndef __ASSEMBLY__
471 
482 {
483  uint32_t mode : 3;
484  const uint32_t msel : 5;
485  uint32_t : 24;
486 };
487 
489 typedef volatile struct ALT_FPGAMGR_STAT_s ALT_FPGAMGR_STAT_t;
490 #endif /* __ASSEMBLY__ */
491 
493 #define ALT_FPGAMGR_STAT_OFST 0x0
494 
555 #define ALT_FPGAMGR_CTL_EN_E_FPGA_PINS_CTL_CFG 0x0
556 
562 #define ALT_FPGAMGR_CTL_EN_E_FPGAMGR_CTLS_CFG 0x1
563 
565 #define ALT_FPGAMGR_CTL_EN_LSB 0
566 
567 #define ALT_FPGAMGR_CTL_EN_MSB 0
568 
569 #define ALT_FPGAMGR_CTL_EN_WIDTH 1
570 
571 #define ALT_FPGAMGR_CTL_EN_SET_MSK 0x00000001
572 
573 #define ALT_FPGAMGR_CTL_EN_CLR_MSK 0xfffffffe
574 
575 #define ALT_FPGAMGR_CTL_EN_RESET 0x0
576 
577 #define ALT_FPGAMGR_CTL_EN_GET(value) (((value) & 0x00000001) >> 0)
578 
579 #define ALT_FPGAMGR_CTL_EN_SET(value) (((value) << 0) & 0x00000001)
580 
606 #define ALT_FPGAMGR_CTL_NCE_E_CFG_END 0x0
607 
612 #define ALT_FPGAMGR_CTL_NCE_E_CFG_DISD 0x1
613 
615 #define ALT_FPGAMGR_CTL_NCE_LSB 1
616 
617 #define ALT_FPGAMGR_CTL_NCE_MSB 1
618 
619 #define ALT_FPGAMGR_CTL_NCE_WIDTH 1
620 
621 #define ALT_FPGAMGR_CTL_NCE_SET_MSK 0x00000002
622 
623 #define ALT_FPGAMGR_CTL_NCE_CLR_MSK 0xfffffffd
624 
625 #define ALT_FPGAMGR_CTL_NCE_RESET 0x0
626 
627 #define ALT_FPGAMGR_CTL_NCE_GET(value) (((value) & 0x00000002) >> 1)
628 
629 #define ALT_FPGAMGR_CTL_NCE_SET(value) (((value) << 1) & 0x00000002)
630 
654 #define ALT_FPGAMGR_CTL_NCFGPULL_E_DONT_PULLDOWN 0x0
655 
661 #define ALT_FPGAMGR_CTL_NCFGPULL_E_PULLDOWN 0x1
662 
664 #define ALT_FPGAMGR_CTL_NCFGPULL_LSB 2
665 
666 #define ALT_FPGAMGR_CTL_NCFGPULL_MSB 2
667 
668 #define ALT_FPGAMGR_CTL_NCFGPULL_WIDTH 1
669 
670 #define ALT_FPGAMGR_CTL_NCFGPULL_SET_MSK 0x00000004
671 
672 #define ALT_FPGAMGR_CTL_NCFGPULL_CLR_MSK 0xfffffffb
673 
674 #define ALT_FPGAMGR_CTL_NCFGPULL_RESET 0x0
675 
676 #define ALT_FPGAMGR_CTL_NCFGPULL_GET(value) (((value) & 0x00000004) >> 2)
677 
678 #define ALT_FPGAMGR_CTL_NCFGPULL_SET(value) (((value) << 2) & 0x00000004)
679 
700 #define ALT_FPGAMGR_CTL_NSTATPULL_E_DONT_PULLDOWN 0x0
701 
706 #define ALT_FPGAMGR_CTL_NSTATPULL_E_PULLDOWN 0x1
707 
709 #define ALT_FPGAMGR_CTL_NSTATPULL_LSB 3
710 
711 #define ALT_FPGAMGR_CTL_NSTATPULL_MSB 3
712 
713 #define ALT_FPGAMGR_CTL_NSTATPULL_WIDTH 1
714 
715 #define ALT_FPGAMGR_CTL_NSTATPULL_SET_MSK 0x00000008
716 
717 #define ALT_FPGAMGR_CTL_NSTATPULL_CLR_MSK 0xfffffff7
718 
719 #define ALT_FPGAMGR_CTL_NSTATPULL_RESET 0x0
720 
721 #define ALT_FPGAMGR_CTL_NSTATPULL_GET(value) (((value) & 0x00000008) >> 3)
722 
723 #define ALT_FPGAMGR_CTL_NSTATPULL_SET(value) (((value) << 3) & 0x00000008)
724 
745 #define ALT_FPGAMGR_CTL_CONFDONEPULL_E_DONT_PULLDOWN 0x0
746 
751 #define ALT_FPGAMGR_CTL_CONFDONEPULL_E_PULLDOWN 0x1
752 
754 #define ALT_FPGAMGR_CTL_CONFDONEPULL_LSB 4
755 
756 #define ALT_FPGAMGR_CTL_CONFDONEPULL_MSB 4
757 
758 #define ALT_FPGAMGR_CTL_CONFDONEPULL_WIDTH 1
759 
760 #define ALT_FPGAMGR_CTL_CONFDONEPULL_SET_MSK 0x00000010
761 
762 #define ALT_FPGAMGR_CTL_CONFDONEPULL_CLR_MSK 0xffffffef
763 
764 #define ALT_FPGAMGR_CTL_CONFDONEPULL_RESET 0x0
765 
766 #define ALT_FPGAMGR_CTL_CONFDONEPULL_GET(value) (((value) & 0x00000010) >> 4)
767 
768 #define ALT_FPGAMGR_CTL_CONFDONEPULL_SET(value) (((value) << 4) & 0x00000010)
769 
791 #define ALT_FPGAMGR_CTL_PRREQ_E_DEASSERT 0x0
792 
797 #define ALT_FPGAMGR_CTL_PRREQ_E_ASSERT 0x1
798 
800 #define ALT_FPGAMGR_CTL_PRREQ_LSB 5
801 
802 #define ALT_FPGAMGR_CTL_PRREQ_MSB 5
803 
804 #define ALT_FPGAMGR_CTL_PRREQ_WIDTH 1
805 
806 #define ALT_FPGAMGR_CTL_PRREQ_SET_MSK 0x00000020
807 
808 #define ALT_FPGAMGR_CTL_PRREQ_CLR_MSK 0xffffffdf
809 
810 #define ALT_FPGAMGR_CTL_PRREQ_RESET 0x0
811 
812 #define ALT_FPGAMGR_CTL_PRREQ_GET(value) (((value) & 0x00000020) >> 5)
813 
814 #define ALT_FPGAMGR_CTL_PRREQ_SET(value) (((value) << 5) & 0x00000020)
815 
845 #define ALT_FPGAMGR_CTL_CDRATIO_E_X1 0x0
846 
851 #define ALT_FPGAMGR_CTL_CDRATIO_E_X2 0x1
852 
857 #define ALT_FPGAMGR_CTL_CDRATIO_E_X4 0x2
858 
863 #define ALT_FPGAMGR_CTL_CDRATIO_E_X8 0x3
864 
866 #define ALT_FPGAMGR_CTL_CDRATIO_LSB 6
867 
868 #define ALT_FPGAMGR_CTL_CDRATIO_MSB 7
869 
870 #define ALT_FPGAMGR_CTL_CDRATIO_WIDTH 2
871 
872 #define ALT_FPGAMGR_CTL_CDRATIO_SET_MSK 0x000000c0
873 
874 #define ALT_FPGAMGR_CTL_CDRATIO_CLR_MSK 0xffffff3f
875 
876 #define ALT_FPGAMGR_CTL_CDRATIO_RESET 0x0
877 
878 #define ALT_FPGAMGR_CTL_CDRATIO_GET(value) (((value) & 0x000000c0) >> 6)
879 
880 #define ALT_FPGAMGR_CTL_CDRATIO_SET(value) (((value) << 6) & 0x000000c0)
881 
916 #define ALT_FPGAMGR_CTL_AXICFGEN_E_DISD 0x0
917 
922 #define ALT_FPGAMGR_CTL_AXICFGEN_E_END 0x1
923 
925 #define ALT_FPGAMGR_CTL_AXICFGEN_LSB 8
926 
927 #define ALT_FPGAMGR_CTL_AXICFGEN_MSB 8
928 
929 #define ALT_FPGAMGR_CTL_AXICFGEN_WIDTH 1
930 
931 #define ALT_FPGAMGR_CTL_AXICFGEN_SET_MSK 0x00000100
932 
933 #define ALT_FPGAMGR_CTL_AXICFGEN_CLR_MSK 0xfffffeff
934 
935 #define ALT_FPGAMGR_CTL_AXICFGEN_RESET 0x0
936 
937 #define ALT_FPGAMGR_CTL_AXICFGEN_GET(value) (((value) & 0x00000100) >> 8)
938 
939 #define ALT_FPGAMGR_CTL_AXICFGEN_SET(value) (((value) << 8) & 0x00000100)
940 
969 #define ALT_FPGAMGR_CTL_CFGWDTH_E_PPX16 0x0
970 
975 #define ALT_FPGAMGR_CTL_CFGWDTH_E_PPX32 0x1
976 
978 #define ALT_FPGAMGR_CTL_CFGWDTH_LSB 9
979 
980 #define ALT_FPGAMGR_CTL_CFGWDTH_MSB 9
981 
982 #define ALT_FPGAMGR_CTL_CFGWDTH_WIDTH 1
983 
984 #define ALT_FPGAMGR_CTL_CFGWDTH_SET_MSK 0x00000200
985 
986 #define ALT_FPGAMGR_CTL_CFGWDTH_CLR_MSK 0xfffffdff
987 
988 #define ALT_FPGAMGR_CTL_CFGWDTH_RESET 0x1
989 
990 #define ALT_FPGAMGR_CTL_CFGWDTH_GET(value) (((value) & 0x00000200) >> 9)
991 
992 #define ALT_FPGAMGR_CTL_CFGWDTH_SET(value) (((value) << 9) & 0x00000200)
993 
994 #ifndef __ASSEMBLY__
995 
1006 {
1007  uint32_t en : 1;
1008  uint32_t nce : 1;
1009  uint32_t nconfigpull : 1;
1010  uint32_t nstatuspull : 1;
1011  uint32_t confdonepull : 1;
1012  uint32_t prreq : 1;
1013  uint32_t cdratio : 2;
1014  uint32_t axicfgen : 1;
1015  uint32_t cfgwdth : 1;
1016  uint32_t : 22;
1017 };
1018 
1020 typedef volatile struct ALT_FPGAMGR_CTL_s ALT_FPGAMGR_CTL_t;
1021 #endif /* __ASSEMBLY__ */
1022 
1024 #define ALT_FPGAMGR_CTL_OFST 0x4
1025 
1072 #define ALT_FPGAMGR_DCLKCNT_CNT_LSB 0
1073 
1074 #define ALT_FPGAMGR_DCLKCNT_CNT_MSB 31
1075 
1076 #define ALT_FPGAMGR_DCLKCNT_CNT_WIDTH 32
1077 
1078 #define ALT_FPGAMGR_DCLKCNT_CNT_SET_MSK 0xffffffff
1079 
1080 #define ALT_FPGAMGR_DCLKCNT_CNT_CLR_MSK 0x00000000
1081 
1082 #define ALT_FPGAMGR_DCLKCNT_CNT_RESET 0x0
1083 
1084 #define ALT_FPGAMGR_DCLKCNT_CNT_GET(value) (((value) & 0xffffffff) >> 0)
1085 
1086 #define ALT_FPGAMGR_DCLKCNT_CNT_SET(value) (((value) << 0) & 0xffffffff)
1087 
1088 #ifndef __ASSEMBLY__
1089 
1100 {
1101  uint32_t cnt : 32;
1102 };
1103 
1106 #endif /* __ASSEMBLY__ */
1107 
1109 #define ALT_FPGAMGR_DCLKCNT_OFST 0x8
1110 
1148 #define ALT_FPGAMGR_DCLKSTAT_DCNTDONE_E_NOTDONE 0x0
1149 
1154 #define ALT_FPGAMGR_DCLKSTAT_DCNTDONE_E_DONE 0x1
1155 
1157 #define ALT_FPGAMGR_DCLKSTAT_DCNTDONE_LSB 0
1158 
1159 #define ALT_FPGAMGR_DCLKSTAT_DCNTDONE_MSB 0
1160 
1161 #define ALT_FPGAMGR_DCLKSTAT_DCNTDONE_WIDTH 1
1162 
1163 #define ALT_FPGAMGR_DCLKSTAT_DCNTDONE_SET_MSK 0x00000001
1164 
1165 #define ALT_FPGAMGR_DCLKSTAT_DCNTDONE_CLR_MSK 0xfffffffe
1166 
1167 #define ALT_FPGAMGR_DCLKSTAT_DCNTDONE_RESET 0x0
1168 
1169 #define ALT_FPGAMGR_DCLKSTAT_DCNTDONE_GET(value) (((value) & 0x00000001) >> 0)
1170 
1171 #define ALT_FPGAMGR_DCLKSTAT_DCNTDONE_SET(value) (((value) << 0) & 0x00000001)
1172 
1173 #ifndef __ASSEMBLY__
1174 
1185 {
1186  uint32_t dcntdone : 1;
1187  uint32_t : 31;
1188 };
1189 
1192 #endif /* __ASSEMBLY__ */
1193 
1195 #define ALT_FPGAMGR_DCLKSTAT_OFST 0xc
1196 
1220 #define ALT_FPGAMGR_GPO_VALUE_LSB 0
1221 
1222 #define ALT_FPGAMGR_GPO_VALUE_MSB 31
1223 
1224 #define ALT_FPGAMGR_GPO_VALUE_WIDTH 32
1225 
1226 #define ALT_FPGAMGR_GPO_VALUE_SET_MSK 0xffffffff
1227 
1228 #define ALT_FPGAMGR_GPO_VALUE_CLR_MSK 0x00000000
1229 
1230 #define ALT_FPGAMGR_GPO_VALUE_RESET 0x0
1231 
1232 #define ALT_FPGAMGR_GPO_VALUE_GET(value) (((value) & 0xffffffff) >> 0)
1233 
1234 #define ALT_FPGAMGR_GPO_VALUE_SET(value) (((value) << 0) & 0xffffffff)
1235 
1236 #ifndef __ASSEMBLY__
1237 
1248 {
1249  uint32_t value : 32;
1250 };
1251 
1253 typedef volatile struct ALT_FPGAMGR_GPO_s ALT_FPGAMGR_GPO_t;
1254 #endif /* __ASSEMBLY__ */
1255 
1257 #define ALT_FPGAMGR_GPO_OFST 0x10
1258 
1282 #define ALT_FPGAMGR_GPI_VALUE_LSB 0
1283 
1284 #define ALT_FPGAMGR_GPI_VALUE_MSB 31
1285 
1286 #define ALT_FPGAMGR_GPI_VALUE_WIDTH 32
1287 
1288 #define ALT_FPGAMGR_GPI_VALUE_SET_MSK 0xffffffff
1289 
1290 #define ALT_FPGAMGR_GPI_VALUE_CLR_MSK 0x00000000
1291 
1292 #define ALT_FPGAMGR_GPI_VALUE_RESET 0x0
1293 
1294 #define ALT_FPGAMGR_GPI_VALUE_GET(value) (((value) & 0xffffffff) >> 0)
1295 
1296 #define ALT_FPGAMGR_GPI_VALUE_SET(value) (((value) << 0) & 0xffffffff)
1297 
1298 #ifndef __ASSEMBLY__
1299 
1310 {
1311  const uint32_t value : 32;
1312 };
1313 
1315 typedef volatile struct ALT_FPGAMGR_GPI_s ALT_FPGAMGR_GPI_t;
1316 #endif /* __ASSEMBLY__ */
1317 
1319 #define ALT_FPGAMGR_GPI_OFST 0x14
1320 
1350 #define ALT_FPGAMGR_MISCI_BOOTFPGAFAIL_LSB 0
1351 
1352 #define ALT_FPGAMGR_MISCI_BOOTFPGAFAIL_MSB 0
1353 
1354 #define ALT_FPGAMGR_MISCI_BOOTFPGAFAIL_WIDTH 1
1355 
1356 #define ALT_FPGAMGR_MISCI_BOOTFPGAFAIL_SET_MSK 0x00000001
1357 
1358 #define ALT_FPGAMGR_MISCI_BOOTFPGAFAIL_CLR_MSK 0xfffffffe
1359 
1360 #define ALT_FPGAMGR_MISCI_BOOTFPGAFAIL_RESET 0x0
1361 
1362 #define ALT_FPGAMGR_MISCI_BOOTFPGAFAIL_GET(value) (((value) & 0x00000001) >> 0)
1363 
1364 #define ALT_FPGAMGR_MISCI_BOOTFPGAFAIL_SET(value) (((value) << 0) & 0x00000001)
1365 
1380 #define ALT_FPGAMGR_MISCI_BOOTFPGARDY_LSB 1
1381 
1382 #define ALT_FPGAMGR_MISCI_BOOTFPGARDY_MSB 1
1383 
1384 #define ALT_FPGAMGR_MISCI_BOOTFPGARDY_WIDTH 1
1385 
1386 #define ALT_FPGAMGR_MISCI_BOOTFPGARDY_SET_MSK 0x00000002
1387 
1388 #define ALT_FPGAMGR_MISCI_BOOTFPGARDY_CLR_MSK 0xfffffffd
1389 
1390 #define ALT_FPGAMGR_MISCI_BOOTFPGARDY_RESET 0x0
1391 
1392 #define ALT_FPGAMGR_MISCI_BOOTFPGARDY_GET(value) (((value) & 0x00000002) >> 1)
1393 
1394 #define ALT_FPGAMGR_MISCI_BOOTFPGARDY_SET(value) (((value) << 1) & 0x00000002)
1395 
1396 #ifndef __ASSEMBLY__
1397 
1408 {
1409  const uint32_t bootFPGAfail : 1;
1410  const uint32_t bootFPGArdy : 1;
1411  uint32_t : 30;
1412 };
1413 
1416 #endif /* __ASSEMBLY__ */
1417 
1419 #define ALT_FPGAMGR_MISCI_OFST 0x18
1420 
1510 #define ALT_MON_GPIO_INTEN_NS_E_DIS 0x0
1511 
1516 #define ALT_MON_GPIO_INTEN_NS_E_EN 0x1
1517 
1519 #define ALT_MON_GPIO_INTEN_NS_LSB 0
1520 
1521 #define ALT_MON_GPIO_INTEN_NS_MSB 0
1522 
1523 #define ALT_MON_GPIO_INTEN_NS_WIDTH 1
1524 
1525 #define ALT_MON_GPIO_INTEN_NS_SET_MSK 0x00000001
1526 
1527 #define ALT_MON_GPIO_INTEN_NS_CLR_MSK 0xfffffffe
1528 
1529 #define ALT_MON_GPIO_INTEN_NS_RESET 0x0
1530 
1531 #define ALT_MON_GPIO_INTEN_NS_GET(value) (((value) & 0x00000001) >> 0)
1532 
1533 #define ALT_MON_GPIO_INTEN_NS_SET(value) (((value) << 0) & 0x00000001)
1534 
1555 #define ALT_MON_GPIO_INTEN_CD_E_DIS 0x0
1556 
1561 #define ALT_MON_GPIO_INTEN_CD_E_EN 0x1
1562 
1564 #define ALT_MON_GPIO_INTEN_CD_LSB 1
1565 
1566 #define ALT_MON_GPIO_INTEN_CD_MSB 1
1567 
1568 #define ALT_MON_GPIO_INTEN_CD_WIDTH 1
1569 
1570 #define ALT_MON_GPIO_INTEN_CD_SET_MSK 0x00000002
1571 
1572 #define ALT_MON_GPIO_INTEN_CD_CLR_MSK 0xfffffffd
1573 
1574 #define ALT_MON_GPIO_INTEN_CD_RESET 0x0
1575 
1576 #define ALT_MON_GPIO_INTEN_CD_GET(value) (((value) & 0x00000002) >> 1)
1577 
1578 #define ALT_MON_GPIO_INTEN_CD_SET(value) (((value) << 1) & 0x00000002)
1579 
1600 #define ALT_MON_GPIO_INTEN_ID_E_DIS 0x0
1601 
1606 #define ALT_MON_GPIO_INTEN_ID_E_EN 0x1
1607 
1609 #define ALT_MON_GPIO_INTEN_ID_LSB 2
1610 
1611 #define ALT_MON_GPIO_INTEN_ID_MSB 2
1612 
1613 #define ALT_MON_GPIO_INTEN_ID_WIDTH 1
1614 
1615 #define ALT_MON_GPIO_INTEN_ID_SET_MSK 0x00000004
1616 
1617 #define ALT_MON_GPIO_INTEN_ID_CLR_MSK 0xfffffffb
1618 
1619 #define ALT_MON_GPIO_INTEN_ID_RESET 0x0
1620 
1621 #define ALT_MON_GPIO_INTEN_ID_GET(value) (((value) & 0x00000004) >> 2)
1622 
1623 #define ALT_MON_GPIO_INTEN_ID_SET(value) (((value) << 2) & 0x00000004)
1624 
1645 #define ALT_MON_GPIO_INTEN_CRC_E_DIS 0x0
1646 
1651 #define ALT_MON_GPIO_INTEN_CRC_E_EN 0x1
1652 
1654 #define ALT_MON_GPIO_INTEN_CRC_LSB 3
1655 
1656 #define ALT_MON_GPIO_INTEN_CRC_MSB 3
1657 
1658 #define ALT_MON_GPIO_INTEN_CRC_WIDTH 1
1659 
1660 #define ALT_MON_GPIO_INTEN_CRC_SET_MSK 0x00000008
1661 
1662 #define ALT_MON_GPIO_INTEN_CRC_CLR_MSK 0xfffffff7
1663 
1664 #define ALT_MON_GPIO_INTEN_CRC_RESET 0x0
1665 
1666 #define ALT_MON_GPIO_INTEN_CRC_GET(value) (((value) & 0x00000008) >> 3)
1667 
1668 #define ALT_MON_GPIO_INTEN_CRC_SET(value) (((value) << 3) & 0x00000008)
1669 
1690 #define ALT_MON_GPIO_INTEN_CCD_E_DIS 0x0
1691 
1696 #define ALT_MON_GPIO_INTEN_CCD_E_EN 0x1
1697 
1699 #define ALT_MON_GPIO_INTEN_CCD_LSB 4
1700 
1701 #define ALT_MON_GPIO_INTEN_CCD_MSB 4
1702 
1703 #define ALT_MON_GPIO_INTEN_CCD_WIDTH 1
1704 
1705 #define ALT_MON_GPIO_INTEN_CCD_SET_MSK 0x00000010
1706 
1707 #define ALT_MON_GPIO_INTEN_CCD_CLR_MSK 0xffffffef
1708 
1709 #define ALT_MON_GPIO_INTEN_CCD_RESET 0x0
1710 
1711 #define ALT_MON_GPIO_INTEN_CCD_GET(value) (((value) & 0x00000010) >> 4)
1712 
1713 #define ALT_MON_GPIO_INTEN_CCD_SET(value) (((value) << 4) & 0x00000010)
1714 
1735 #define ALT_MON_GPIO_INTEN_PRR_E_DIS 0x0
1736 
1741 #define ALT_MON_GPIO_INTEN_PRR_E_EN 0x1
1742 
1744 #define ALT_MON_GPIO_INTEN_PRR_LSB 5
1745 
1746 #define ALT_MON_GPIO_INTEN_PRR_MSB 5
1747 
1748 #define ALT_MON_GPIO_INTEN_PRR_WIDTH 1
1749 
1750 #define ALT_MON_GPIO_INTEN_PRR_SET_MSK 0x00000020
1751 
1752 #define ALT_MON_GPIO_INTEN_PRR_CLR_MSK 0xffffffdf
1753 
1754 #define ALT_MON_GPIO_INTEN_PRR_RESET 0x0
1755 
1756 #define ALT_MON_GPIO_INTEN_PRR_GET(value) (((value) & 0x00000020) >> 5)
1757 
1758 #define ALT_MON_GPIO_INTEN_PRR_SET(value) (((value) << 5) & 0x00000020)
1759 
1780 #define ALT_MON_GPIO_INTEN_PRE_E_DIS 0x0
1781 
1786 #define ALT_MON_GPIO_INTEN_PRE_E_EN 0x1
1787 
1789 #define ALT_MON_GPIO_INTEN_PRE_LSB 6
1790 
1791 #define ALT_MON_GPIO_INTEN_PRE_MSB 6
1792 
1793 #define ALT_MON_GPIO_INTEN_PRE_WIDTH 1
1794 
1795 #define ALT_MON_GPIO_INTEN_PRE_SET_MSK 0x00000040
1796 
1797 #define ALT_MON_GPIO_INTEN_PRE_CLR_MSK 0xffffffbf
1798 
1799 #define ALT_MON_GPIO_INTEN_PRE_RESET 0x0
1800 
1801 #define ALT_MON_GPIO_INTEN_PRE_GET(value) (((value) & 0x00000040) >> 6)
1802 
1803 #define ALT_MON_GPIO_INTEN_PRE_SET(value) (((value) << 6) & 0x00000040)
1804 
1825 #define ALT_MON_GPIO_INTEN_PRD_E_DIS 0x0
1826 
1831 #define ALT_MON_GPIO_INTEN_PRD_E_EN 0x1
1832 
1834 #define ALT_MON_GPIO_INTEN_PRD_LSB 7
1835 
1836 #define ALT_MON_GPIO_INTEN_PRD_MSB 7
1837 
1838 #define ALT_MON_GPIO_INTEN_PRD_WIDTH 1
1839 
1840 #define ALT_MON_GPIO_INTEN_PRD_SET_MSK 0x00000080
1841 
1842 #define ALT_MON_GPIO_INTEN_PRD_CLR_MSK 0xffffff7f
1843 
1844 #define ALT_MON_GPIO_INTEN_PRD_RESET 0x0
1845 
1846 #define ALT_MON_GPIO_INTEN_PRD_GET(value) (((value) & 0x00000080) >> 7)
1847 
1848 #define ALT_MON_GPIO_INTEN_PRD_SET(value) (((value) << 7) & 0x00000080)
1849 
1870 #define ALT_MON_GPIO_INTEN_NCP_E_DIS 0x0
1871 
1876 #define ALT_MON_GPIO_INTEN_NCP_E_EN 0x1
1877 
1879 #define ALT_MON_GPIO_INTEN_NCP_LSB 8
1880 
1881 #define ALT_MON_GPIO_INTEN_NCP_MSB 8
1882 
1883 #define ALT_MON_GPIO_INTEN_NCP_WIDTH 1
1884 
1885 #define ALT_MON_GPIO_INTEN_NCP_SET_MSK 0x00000100
1886 
1887 #define ALT_MON_GPIO_INTEN_NCP_CLR_MSK 0xfffffeff
1888 
1889 #define ALT_MON_GPIO_INTEN_NCP_RESET 0x0
1890 
1891 #define ALT_MON_GPIO_INTEN_NCP_GET(value) (((value) & 0x00000100) >> 8)
1892 
1893 #define ALT_MON_GPIO_INTEN_NCP_SET(value) (((value) << 8) & 0x00000100)
1894 
1915 #define ALT_MON_GPIO_INTEN_NSP_E_DIS 0x0
1916 
1921 #define ALT_MON_GPIO_INTEN_NSP_E_EN 0x1
1922 
1924 #define ALT_MON_GPIO_INTEN_NSP_LSB 9
1925 
1926 #define ALT_MON_GPIO_INTEN_NSP_MSB 9
1927 
1928 #define ALT_MON_GPIO_INTEN_NSP_WIDTH 1
1929 
1930 #define ALT_MON_GPIO_INTEN_NSP_SET_MSK 0x00000200
1931 
1932 #define ALT_MON_GPIO_INTEN_NSP_CLR_MSK 0xfffffdff
1933 
1934 #define ALT_MON_GPIO_INTEN_NSP_RESET 0x0
1935 
1936 #define ALT_MON_GPIO_INTEN_NSP_GET(value) (((value) & 0x00000200) >> 9)
1937 
1938 #define ALT_MON_GPIO_INTEN_NSP_SET(value) (((value) << 9) & 0x00000200)
1939 
1960 #define ALT_MON_GPIO_INTEN_CDP_E_DIS 0x0
1961 
1966 #define ALT_MON_GPIO_INTEN_CDP_E_EN 0x1
1967 
1969 #define ALT_MON_GPIO_INTEN_CDP_LSB 10
1970 
1971 #define ALT_MON_GPIO_INTEN_CDP_MSB 10
1972 
1973 #define ALT_MON_GPIO_INTEN_CDP_WIDTH 1
1974 
1975 #define ALT_MON_GPIO_INTEN_CDP_SET_MSK 0x00000400
1976 
1977 #define ALT_MON_GPIO_INTEN_CDP_CLR_MSK 0xfffffbff
1978 
1979 #define ALT_MON_GPIO_INTEN_CDP_RESET 0x0
1980 
1981 #define ALT_MON_GPIO_INTEN_CDP_GET(value) (((value) & 0x00000400) >> 10)
1982 
1983 #define ALT_MON_GPIO_INTEN_CDP_SET(value) (((value) << 10) & 0x00000400)
1984 
2005 #define ALT_MON_GPIO_INTEN_FPO_E_DIS 0x0
2006 
2011 #define ALT_MON_GPIO_INTEN_FPO_E_EN 0x1
2012 
2014 #define ALT_MON_GPIO_INTEN_FPO_LSB 11
2015 
2016 #define ALT_MON_GPIO_INTEN_FPO_MSB 11
2017 
2018 #define ALT_MON_GPIO_INTEN_FPO_WIDTH 1
2019 
2020 #define ALT_MON_GPIO_INTEN_FPO_SET_MSK 0x00000800
2021 
2022 #define ALT_MON_GPIO_INTEN_FPO_CLR_MSK 0xfffff7ff
2023 
2024 #define ALT_MON_GPIO_INTEN_FPO_RESET 0x0
2025 
2026 #define ALT_MON_GPIO_INTEN_FPO_GET(value) (((value) & 0x00000800) >> 11)
2027 
2028 #define ALT_MON_GPIO_INTEN_FPO_SET(value) (((value) << 11) & 0x00000800)
2029 
2030 #ifndef __ASSEMBLY__
2031 
2042 {
2043  uint32_t ns : 1;
2044  uint32_t cd : 1;
2045  uint32_t id : 1;
2046  uint32_t crc : 1;
2047  uint32_t ccd : 1;
2048  uint32_t prr : 1;
2049  uint32_t pre : 1;
2050  uint32_t prd : 1;
2051  uint32_t ncp : 1;
2052  uint32_t nsp : 1;
2053  uint32_t cdp : 1;
2054  uint32_t fpo : 1;
2055  uint32_t : 20;
2056 };
2057 
2060 #endif /* __ASSEMBLY__ */
2061 
2063 #define ALT_MON_GPIO_INTEN_OFST 0x30
2064 
2065 #define ALT_MON_GPIO_INTEN_ADDR(base) ALT_CAST(void *, (ALT_CAST(char *, (base)) + ALT_MON_GPIO_INTEN_OFST))
2066 
2118 #define ALT_MON_GPIO_INTMSK_NS_E_DIS 0x0
2119 
2124 #define ALT_MON_GPIO_INTMSK_NS_E_EN 0x1
2125 
2127 #define ALT_MON_GPIO_INTMSK_NS_LSB 0
2128 
2129 #define ALT_MON_GPIO_INTMSK_NS_MSB 0
2130 
2131 #define ALT_MON_GPIO_INTMSK_NS_WIDTH 1
2132 
2133 #define ALT_MON_GPIO_INTMSK_NS_SET_MSK 0x00000001
2134 
2135 #define ALT_MON_GPIO_INTMSK_NS_CLR_MSK 0xfffffffe
2136 
2137 #define ALT_MON_GPIO_INTMSK_NS_RESET 0x0
2138 
2139 #define ALT_MON_GPIO_INTMSK_NS_GET(value) (((value) & 0x00000001) >> 0)
2140 
2141 #define ALT_MON_GPIO_INTMSK_NS_SET(value) (((value) << 0) & 0x00000001)
2142 
2165 #define ALT_MON_GPIO_INTMSK_CD_E_DIS 0x0
2166 
2171 #define ALT_MON_GPIO_INTMSK_CD_E_EN 0x1
2172 
2174 #define ALT_MON_GPIO_INTMSK_CD_LSB 1
2175 
2176 #define ALT_MON_GPIO_INTMSK_CD_MSB 1
2177 
2178 #define ALT_MON_GPIO_INTMSK_CD_WIDTH 1
2179 
2180 #define ALT_MON_GPIO_INTMSK_CD_SET_MSK 0x00000002
2181 
2182 #define ALT_MON_GPIO_INTMSK_CD_CLR_MSK 0xfffffffd
2183 
2184 #define ALT_MON_GPIO_INTMSK_CD_RESET 0x0
2185 
2186 #define ALT_MON_GPIO_INTMSK_CD_GET(value) (((value) & 0x00000002) >> 1)
2187 
2188 #define ALT_MON_GPIO_INTMSK_CD_SET(value) (((value) << 1) & 0x00000002)
2189 
2212 #define ALT_MON_GPIO_INTMSK_ID_E_DIS 0x0
2213 
2218 #define ALT_MON_GPIO_INTMSK_ID_E_EN 0x1
2219 
2221 #define ALT_MON_GPIO_INTMSK_ID_LSB 2
2222 
2223 #define ALT_MON_GPIO_INTMSK_ID_MSB 2
2224 
2225 #define ALT_MON_GPIO_INTMSK_ID_WIDTH 1
2226 
2227 #define ALT_MON_GPIO_INTMSK_ID_SET_MSK 0x00000004
2228 
2229 #define ALT_MON_GPIO_INTMSK_ID_CLR_MSK 0xfffffffb
2230 
2231 #define ALT_MON_GPIO_INTMSK_ID_RESET 0x0
2232 
2233 #define ALT_MON_GPIO_INTMSK_ID_GET(value) (((value) & 0x00000004) >> 2)
2234 
2235 #define ALT_MON_GPIO_INTMSK_ID_SET(value) (((value) << 2) & 0x00000004)
2236 
2259 #define ALT_MON_GPIO_INTMSK_CRC_E_DIS 0x0
2260 
2265 #define ALT_MON_GPIO_INTMSK_CRC_E_EN 0x1
2266 
2268 #define ALT_MON_GPIO_INTMSK_CRC_LSB 3
2269 
2270 #define ALT_MON_GPIO_INTMSK_CRC_MSB 3
2271 
2272 #define ALT_MON_GPIO_INTMSK_CRC_WIDTH 1
2273 
2274 #define ALT_MON_GPIO_INTMSK_CRC_SET_MSK 0x00000008
2275 
2276 #define ALT_MON_GPIO_INTMSK_CRC_CLR_MSK 0xfffffff7
2277 
2278 #define ALT_MON_GPIO_INTMSK_CRC_RESET 0x0
2279 
2280 #define ALT_MON_GPIO_INTMSK_CRC_GET(value) (((value) & 0x00000008) >> 3)
2281 
2282 #define ALT_MON_GPIO_INTMSK_CRC_SET(value) (((value) << 3) & 0x00000008)
2283 
2306 #define ALT_MON_GPIO_INTMSK_CCD_E_DIS 0x0
2307 
2312 #define ALT_MON_GPIO_INTMSK_CCD_E_EN 0x1
2313 
2315 #define ALT_MON_GPIO_INTMSK_CCD_LSB 4
2316 
2317 #define ALT_MON_GPIO_INTMSK_CCD_MSB 4
2318 
2319 #define ALT_MON_GPIO_INTMSK_CCD_WIDTH 1
2320 
2321 #define ALT_MON_GPIO_INTMSK_CCD_SET_MSK 0x00000010
2322 
2323 #define ALT_MON_GPIO_INTMSK_CCD_CLR_MSK 0xffffffef
2324 
2325 #define ALT_MON_GPIO_INTMSK_CCD_RESET 0x0
2326 
2327 #define ALT_MON_GPIO_INTMSK_CCD_GET(value) (((value) & 0x00000010) >> 4)
2328 
2329 #define ALT_MON_GPIO_INTMSK_CCD_SET(value) (((value) << 4) & 0x00000010)
2330 
2353 #define ALT_MON_GPIO_INTMSK_PRR_E_DIS 0x0
2354 
2359 #define ALT_MON_GPIO_INTMSK_PRR_E_EN 0x1
2360 
2362 #define ALT_MON_GPIO_INTMSK_PRR_LSB 5
2363 
2364 #define ALT_MON_GPIO_INTMSK_PRR_MSB 5
2365 
2366 #define ALT_MON_GPIO_INTMSK_PRR_WIDTH 1
2367 
2368 #define ALT_MON_GPIO_INTMSK_PRR_SET_MSK 0x00000020
2369 
2370 #define ALT_MON_GPIO_INTMSK_PRR_CLR_MSK 0xffffffdf
2371 
2372 #define ALT_MON_GPIO_INTMSK_PRR_RESET 0x0
2373 
2374 #define ALT_MON_GPIO_INTMSK_PRR_GET(value) (((value) & 0x00000020) >> 5)
2375 
2376 #define ALT_MON_GPIO_INTMSK_PRR_SET(value) (((value) << 5) & 0x00000020)
2377 
2400 #define ALT_MON_GPIO_INTMSK_PRE_E_DIS 0x0
2401 
2406 #define ALT_MON_GPIO_INTMSK_PRE_E_EN 0x1
2407 
2409 #define ALT_MON_GPIO_INTMSK_PRE_LSB 6
2410 
2411 #define ALT_MON_GPIO_INTMSK_PRE_MSB 6
2412 
2413 #define ALT_MON_GPIO_INTMSK_PRE_WIDTH 1
2414 
2415 #define ALT_MON_GPIO_INTMSK_PRE_SET_MSK 0x00000040
2416 
2417 #define ALT_MON_GPIO_INTMSK_PRE_CLR_MSK 0xffffffbf
2418 
2419 #define ALT_MON_GPIO_INTMSK_PRE_RESET 0x0
2420 
2421 #define ALT_MON_GPIO_INTMSK_PRE_GET(value) (((value) & 0x00000040) >> 6)
2422 
2423 #define ALT_MON_GPIO_INTMSK_PRE_SET(value) (((value) << 6) & 0x00000040)
2424 
2447 #define ALT_MON_GPIO_INTMSK_PRD_E_DIS 0x0
2448 
2453 #define ALT_MON_GPIO_INTMSK_PRD_E_EN 0x1
2454 
2456 #define ALT_MON_GPIO_INTMSK_PRD_LSB 7
2457 
2458 #define ALT_MON_GPIO_INTMSK_PRD_MSB 7
2459 
2460 #define ALT_MON_GPIO_INTMSK_PRD_WIDTH 1
2461 
2462 #define ALT_MON_GPIO_INTMSK_PRD_SET_MSK 0x00000080
2463 
2464 #define ALT_MON_GPIO_INTMSK_PRD_CLR_MSK 0xffffff7f
2465 
2466 #define ALT_MON_GPIO_INTMSK_PRD_RESET 0x0
2467 
2468 #define ALT_MON_GPIO_INTMSK_PRD_GET(value) (((value) & 0x00000080) >> 7)
2469 
2470 #define ALT_MON_GPIO_INTMSK_PRD_SET(value) (((value) << 7) & 0x00000080)
2471 
2494 #define ALT_MON_GPIO_INTMSK_NCP_E_DIS 0x0
2495 
2500 #define ALT_MON_GPIO_INTMSK_NCP_E_EN 0x1
2501 
2503 #define ALT_MON_GPIO_INTMSK_NCP_LSB 8
2504 
2505 #define ALT_MON_GPIO_INTMSK_NCP_MSB 8
2506 
2507 #define ALT_MON_GPIO_INTMSK_NCP_WIDTH 1
2508 
2509 #define ALT_MON_GPIO_INTMSK_NCP_SET_MSK 0x00000100
2510 
2511 #define ALT_MON_GPIO_INTMSK_NCP_CLR_MSK 0xfffffeff
2512 
2513 #define ALT_MON_GPIO_INTMSK_NCP_RESET 0x0
2514 
2515 #define ALT_MON_GPIO_INTMSK_NCP_GET(value) (((value) & 0x00000100) >> 8)
2516 
2517 #define ALT_MON_GPIO_INTMSK_NCP_SET(value) (((value) << 8) & 0x00000100)
2518 
2541 #define ALT_MON_GPIO_INTMSK_NSP_E_DIS 0x0
2542 
2547 #define ALT_MON_GPIO_INTMSK_NSP_E_EN 0x1
2548 
2550 #define ALT_MON_GPIO_INTMSK_NSP_LSB 9
2551 
2552 #define ALT_MON_GPIO_INTMSK_NSP_MSB 9
2553 
2554 #define ALT_MON_GPIO_INTMSK_NSP_WIDTH 1
2555 
2556 #define ALT_MON_GPIO_INTMSK_NSP_SET_MSK 0x00000200
2557 
2558 #define ALT_MON_GPIO_INTMSK_NSP_CLR_MSK 0xfffffdff
2559 
2560 #define ALT_MON_GPIO_INTMSK_NSP_RESET 0x0
2561 
2562 #define ALT_MON_GPIO_INTMSK_NSP_GET(value) (((value) & 0x00000200) >> 9)
2563 
2564 #define ALT_MON_GPIO_INTMSK_NSP_SET(value) (((value) << 9) & 0x00000200)
2565 
2588 #define ALT_MON_GPIO_INTMSK_CDP_E_DIS 0x0
2589 
2594 #define ALT_MON_GPIO_INTMSK_CDP_E_EN 0x1
2595 
2597 #define ALT_MON_GPIO_INTMSK_CDP_LSB 10
2598 
2599 #define ALT_MON_GPIO_INTMSK_CDP_MSB 10
2600 
2601 #define ALT_MON_GPIO_INTMSK_CDP_WIDTH 1
2602 
2603 #define ALT_MON_GPIO_INTMSK_CDP_SET_MSK 0x00000400
2604 
2605 #define ALT_MON_GPIO_INTMSK_CDP_CLR_MSK 0xfffffbff
2606 
2607 #define ALT_MON_GPIO_INTMSK_CDP_RESET 0x0
2608 
2609 #define ALT_MON_GPIO_INTMSK_CDP_GET(value) (((value) & 0x00000400) >> 10)
2610 
2611 #define ALT_MON_GPIO_INTMSK_CDP_SET(value) (((value) << 10) & 0x00000400)
2612 
2635 #define ALT_MON_GPIO_INTMSK_FPO_E_DIS 0x0
2636 
2641 #define ALT_MON_GPIO_INTMSK_FPO_E_EN 0x1
2642 
2644 #define ALT_MON_GPIO_INTMSK_FPO_LSB 11
2645 
2646 #define ALT_MON_GPIO_INTMSK_FPO_MSB 11
2647 
2648 #define ALT_MON_GPIO_INTMSK_FPO_WIDTH 1
2649 
2650 #define ALT_MON_GPIO_INTMSK_FPO_SET_MSK 0x00000800
2651 
2652 #define ALT_MON_GPIO_INTMSK_FPO_CLR_MSK 0xfffff7ff
2653 
2654 #define ALT_MON_GPIO_INTMSK_FPO_RESET 0x0
2655 
2656 #define ALT_MON_GPIO_INTMSK_FPO_GET(value) (((value) & 0x00000800) >> 11)
2657 
2658 #define ALT_MON_GPIO_INTMSK_FPO_SET(value) (((value) << 11) & 0x00000800)
2659 
2660 #ifndef __ASSEMBLY__
2661 
2672 {
2673  uint32_t ns : 1;
2674  uint32_t cd : 1;
2675  uint32_t id : 1;
2676  uint32_t crc : 1;
2677  uint32_t ccd : 1;
2678  uint32_t prr : 1;
2679  uint32_t pre : 1;
2680  uint32_t prd : 1;
2681  uint32_t ncp : 1;
2682  uint32_t nsp : 1;
2683  uint32_t cdp : 1;
2684  uint32_t fpo : 1;
2685  uint32_t : 20;
2686 };
2687 
2690 #endif /* __ASSEMBLY__ */
2691 
2693 #define ALT_MON_GPIO_INTMSK_OFST 0x34
2694 
2695 #define ALT_MON_GPIO_INTMSK_ADDR(base) ALT_CAST(void *, (ALT_CAST(char *, (base)) + ALT_MON_GPIO_INTMSK_OFST))
2696 
2743 #define ALT_MON_GPIO_INTTYPE_LEVEL_NS_E_LEVEL 0x0
2744 
2749 #define ALT_MON_GPIO_INTTYPE_LEVEL_NS_E_EDGE 0x1
2750 
2752 #define ALT_MON_GPIO_INTTYPE_LEVEL_NS_LSB 0
2753 
2754 #define ALT_MON_GPIO_INTTYPE_LEVEL_NS_MSB 0
2755 
2756 #define ALT_MON_GPIO_INTTYPE_LEVEL_NS_WIDTH 1
2757 
2758 #define ALT_MON_GPIO_INTTYPE_LEVEL_NS_SET_MSK 0x00000001
2759 
2760 #define ALT_MON_GPIO_INTTYPE_LEVEL_NS_CLR_MSK 0xfffffffe
2761 
2762 #define ALT_MON_GPIO_INTTYPE_LEVEL_NS_RESET 0x0
2763 
2764 #define ALT_MON_GPIO_INTTYPE_LEVEL_NS_GET(value) (((value) & 0x00000001) >> 0)
2765 
2766 #define ALT_MON_GPIO_INTTYPE_LEVEL_NS_SET(value) (((value) << 0) & 0x00000001)
2767 
2789 #define ALT_MON_GPIO_INTTYPE_LEVEL_CD_E_LEVEL 0x0
2790 
2795 #define ALT_MON_GPIO_INTTYPE_LEVEL_CD_E_EDGE 0x1
2796 
2798 #define ALT_MON_GPIO_INTTYPE_LEVEL_CD_LSB 1
2799 
2800 #define ALT_MON_GPIO_INTTYPE_LEVEL_CD_MSB 1
2801 
2802 #define ALT_MON_GPIO_INTTYPE_LEVEL_CD_WIDTH 1
2803 
2804 #define ALT_MON_GPIO_INTTYPE_LEVEL_CD_SET_MSK 0x00000002
2805 
2806 #define ALT_MON_GPIO_INTTYPE_LEVEL_CD_CLR_MSK 0xfffffffd
2807 
2808 #define ALT_MON_GPIO_INTTYPE_LEVEL_CD_RESET 0x0
2809 
2810 #define ALT_MON_GPIO_INTTYPE_LEVEL_CD_GET(value) (((value) & 0x00000002) >> 1)
2811 
2812 #define ALT_MON_GPIO_INTTYPE_LEVEL_CD_SET(value) (((value) << 1) & 0x00000002)
2813 
2835 #define ALT_MON_GPIO_INTTYPE_LEVEL_ID_E_LEVEL 0x0
2836 
2841 #define ALT_MON_GPIO_INTTYPE_LEVEL_ID_E_EDGE 0x1
2842 
2844 #define ALT_MON_GPIO_INTTYPE_LEVEL_ID_LSB 2
2845 
2846 #define ALT_MON_GPIO_INTTYPE_LEVEL_ID_MSB 2
2847 
2848 #define ALT_MON_GPIO_INTTYPE_LEVEL_ID_WIDTH 1
2849 
2850 #define ALT_MON_GPIO_INTTYPE_LEVEL_ID_SET_MSK 0x00000004
2851 
2852 #define ALT_MON_GPIO_INTTYPE_LEVEL_ID_CLR_MSK 0xfffffffb
2853 
2854 #define ALT_MON_GPIO_INTTYPE_LEVEL_ID_RESET 0x0
2855 
2856 #define ALT_MON_GPIO_INTTYPE_LEVEL_ID_GET(value) (((value) & 0x00000004) >> 2)
2857 
2858 #define ALT_MON_GPIO_INTTYPE_LEVEL_ID_SET(value) (((value) << 2) & 0x00000004)
2859 
2881 #define ALT_MON_GPIO_INTTYPE_LEVEL_CRC_E_LEVEL 0x0
2882 
2887 #define ALT_MON_GPIO_INTTYPE_LEVEL_CRC_E_EDGE 0x1
2888 
2890 #define ALT_MON_GPIO_INTTYPE_LEVEL_CRC_LSB 3
2891 
2892 #define ALT_MON_GPIO_INTTYPE_LEVEL_CRC_MSB 3
2893 
2894 #define ALT_MON_GPIO_INTTYPE_LEVEL_CRC_WIDTH 1
2895 
2896 #define ALT_MON_GPIO_INTTYPE_LEVEL_CRC_SET_MSK 0x00000008
2897 
2898 #define ALT_MON_GPIO_INTTYPE_LEVEL_CRC_CLR_MSK 0xfffffff7
2899 
2900 #define ALT_MON_GPIO_INTTYPE_LEVEL_CRC_RESET 0x0
2901 
2902 #define ALT_MON_GPIO_INTTYPE_LEVEL_CRC_GET(value) (((value) & 0x00000008) >> 3)
2903 
2904 #define ALT_MON_GPIO_INTTYPE_LEVEL_CRC_SET(value) (((value) << 3) & 0x00000008)
2905 
2927 #define ALT_MON_GPIO_INTTYPE_LEVEL_CCD_E_LEVEL 0x0
2928 
2933 #define ALT_MON_GPIO_INTTYPE_LEVEL_CCD_E_EDGE 0x1
2934 
2936 #define ALT_MON_GPIO_INTTYPE_LEVEL_CCD_LSB 4
2937 
2938 #define ALT_MON_GPIO_INTTYPE_LEVEL_CCD_MSB 4
2939 
2940 #define ALT_MON_GPIO_INTTYPE_LEVEL_CCD_WIDTH 1
2941 
2942 #define ALT_MON_GPIO_INTTYPE_LEVEL_CCD_SET_MSK 0x00000010
2943 
2944 #define ALT_MON_GPIO_INTTYPE_LEVEL_CCD_CLR_MSK 0xffffffef
2945 
2946 #define ALT_MON_GPIO_INTTYPE_LEVEL_CCD_RESET 0x0
2947 
2948 #define ALT_MON_GPIO_INTTYPE_LEVEL_CCD_GET(value) (((value) & 0x00000010) >> 4)
2949 
2950 #define ALT_MON_GPIO_INTTYPE_LEVEL_CCD_SET(value) (((value) << 4) & 0x00000010)
2951 
2973 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRR_E_LEVEL 0x0
2974 
2979 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRR_E_EDGE 0x1
2980 
2982 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRR_LSB 5
2983 
2984 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRR_MSB 5
2985 
2986 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRR_WIDTH 1
2987 
2988 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRR_SET_MSK 0x00000020
2989 
2990 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRR_CLR_MSK 0xffffffdf
2991 
2992 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRR_RESET 0x0
2993 
2994 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRR_GET(value) (((value) & 0x00000020) >> 5)
2995 
2996 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRR_SET(value) (((value) << 5) & 0x00000020)
2997 
3019 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRE_E_LEVEL 0x0
3020 
3025 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRE_E_EDGE 0x1
3026 
3028 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRE_LSB 6
3029 
3030 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRE_MSB 6
3031 
3032 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRE_WIDTH 1
3033 
3034 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRE_SET_MSK 0x00000040
3035 
3036 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRE_CLR_MSK 0xffffffbf
3037 
3038 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRE_RESET 0x0
3039 
3040 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRE_GET(value) (((value) & 0x00000040) >> 6)
3041 
3042 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRE_SET(value) (((value) << 6) & 0x00000040)
3043 
3065 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRD_E_LEVEL 0x0
3066 
3071 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRD_E_EDGE 0x1
3072 
3074 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRD_LSB 7
3075 
3076 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRD_MSB 7
3077 
3078 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRD_WIDTH 1
3079 
3080 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRD_SET_MSK 0x00000080
3081 
3082 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRD_CLR_MSK 0xffffff7f
3083 
3084 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRD_RESET 0x0
3085 
3086 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRD_GET(value) (((value) & 0x00000080) >> 7)
3087 
3088 #define ALT_MON_GPIO_INTTYPE_LEVEL_PRD_SET(value) (((value) << 7) & 0x00000080)
3089 
3111 #define ALT_MON_GPIO_INTTYPE_LEVEL_NCP_E_LEVEL 0x0
3112 
3117 #define ALT_MON_GPIO_INTTYPE_LEVEL_NCP_E_EDGE 0x1
3118 
3120 #define ALT_MON_GPIO_INTTYPE_LEVEL_NCP_LSB 8
3121 
3122 #define ALT_MON_GPIO_INTTYPE_LEVEL_NCP_MSB 8
3123 
3124 #define ALT_MON_GPIO_INTTYPE_LEVEL_NCP_WIDTH 1
3125 
3126 #define ALT_MON_GPIO_INTTYPE_LEVEL_NCP_SET_MSK 0x00000100
3127 
3128 #define ALT_MON_GPIO_INTTYPE_LEVEL_NCP_CLR_MSK 0xfffffeff
3129 
3130 #define ALT_MON_GPIO_INTTYPE_LEVEL_NCP_RESET 0x0
3131 
3132 #define ALT_MON_GPIO_INTTYPE_LEVEL_NCP_GET(value) (((value) & 0x00000100) >> 8)
3133 
3134 #define ALT_MON_GPIO_INTTYPE_LEVEL_NCP_SET(value) (((value) << 8) & 0x00000100)
3135 
3157 #define ALT_MON_GPIO_INTTYPE_LEVEL_NSP_E_LEVEL 0x0
3158 
3163 #define ALT_MON_GPIO_INTTYPE_LEVEL_NSP_E_EDGE 0x1
3164 
3166 #define ALT_MON_GPIO_INTTYPE_LEVEL_NSP_LSB 9
3167 
3168 #define ALT_MON_GPIO_INTTYPE_LEVEL_NSP_MSB 9
3169 
3170 #define ALT_MON_GPIO_INTTYPE_LEVEL_NSP_WIDTH 1
3171 
3172 #define ALT_MON_GPIO_INTTYPE_LEVEL_NSP_SET_MSK 0x00000200
3173 
3174 #define ALT_MON_GPIO_INTTYPE_LEVEL_NSP_CLR_MSK 0xfffffdff
3175 
3176 #define ALT_MON_GPIO_INTTYPE_LEVEL_NSP_RESET 0x0
3177 
3178 #define ALT_MON_GPIO_INTTYPE_LEVEL_NSP_GET(value) (((value) & 0x00000200) >> 9)
3179 
3180 #define ALT_MON_GPIO_INTTYPE_LEVEL_NSP_SET(value) (((value) << 9) & 0x00000200)
3181 
3203 #define ALT_MON_GPIO_INTTYPE_LEVEL_CDP_E_LEVEL 0x0
3204 
3209 #define ALT_MON_GPIO_INTTYPE_LEVEL_CDP_E_EDGE 0x1
3210 
3212 #define ALT_MON_GPIO_INTTYPE_LEVEL_CDP_LSB 10
3213 
3214 #define ALT_MON_GPIO_INTTYPE_LEVEL_CDP_MSB 10
3215 
3216 #define ALT_MON_GPIO_INTTYPE_LEVEL_CDP_WIDTH 1
3217 
3218 #define ALT_MON_GPIO_INTTYPE_LEVEL_CDP_SET_MSK 0x00000400
3219 
3220 #define ALT_MON_GPIO_INTTYPE_LEVEL_CDP_CLR_MSK 0xfffffbff
3221 
3222 #define ALT_MON_GPIO_INTTYPE_LEVEL_CDP_RESET 0x0
3223 
3224 #define ALT_MON_GPIO_INTTYPE_LEVEL_CDP_GET(value) (((value) & 0x00000400) >> 10)
3225 
3226 #define ALT_MON_GPIO_INTTYPE_LEVEL_CDP_SET(value) (((value) << 10) & 0x00000400)
3227 
3249 #define ALT_MON_GPIO_INTTYPE_LEVEL_FPO_E_LEVEL 0x0
3250 
3255 #define ALT_MON_GPIO_INTTYPE_LEVEL_FPO_E_EDGE 0x1
3256 
3258 #define ALT_MON_GPIO_INTTYPE_LEVEL_FPO_LSB 11
3259 
3260 #define ALT_MON_GPIO_INTTYPE_LEVEL_FPO_MSB 11
3261 
3262 #define ALT_MON_GPIO_INTTYPE_LEVEL_FPO_WIDTH 1
3263 
3264 #define ALT_MON_GPIO_INTTYPE_LEVEL_FPO_SET_MSK 0x00000800
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3266 #define ALT_MON_GPIO_INTTYPE_LEVEL_FPO_CLR_MSK 0xfffff7ff
3267 
3268 #define ALT_MON_GPIO_INTTYPE_LEVEL_FPO_RESET 0x0
3269 
3270 #define ALT_MON_GPIO_INTTYPE_LEVEL_FPO_GET(value) (((value) & 0x00000800) >> 11)
3271 
3272 #define ALT_MON_GPIO_INTTYPE_LEVEL_FPO_SET(value) (((value) << 11) & 0x00000800)
3273 
3274 #ifndef __ASSEMBLY__
3275 
3286 {
3287  uint32_t ns : 1;
3288  uint32_t cd : 1;
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3290  uint32_t crc : 1;
3291  uint32_t ccd : 1;
3292  uint32_t prr : 1;
3293  uint32_t pre : 1;
3294  uint32_t prd : 1;
3295  uint32_t ncp : 1;
3296  uint32_t nsp : 1;
3297  uint32_t cdp : 1;
3298  uint32_t fpo : 1;
3299  uint32_t : 20;
3300 };
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3304 #endif /* __ASSEMBLY__ */
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3308 
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3374 #define ALT_MON_GPIO_INT_POL_NS_RESET 0x0
3375 
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3377 
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3379 
3400 #define ALT_MON_GPIO_INT_POL_CD_E_ACTLOW 0x0
3401 
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3407 
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3419 #define ALT_MON_GPIO_INT_POL_CD_RESET 0x0
3420 
3421 #define ALT_MON_GPIO_INT_POL_CD_GET(value) (((value) & 0x00000002) >> 1)
3422 
3423 #define ALT_MON_GPIO_INT_POL_CD_SET(value) (((value) << 1) & 0x00000002)
3424 
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3446 
3451 #define ALT_MON_GPIO_INT_POL_ID_E_ACTHIGH 0x1
3452 
3454 #define ALT_MON_GPIO_INT_POL_ID_LSB 2
3455 
3456 #define ALT_MON_GPIO_INT_POL_ID_MSB 2
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3465 
3466 #define ALT_MON_GPIO_INT_POL_ID_GET(value) (((value) & 0x00000004) >> 2)
3467 
3468 #define ALT_MON_GPIO_INT_POL_ID_SET(value) (((value) << 2) & 0x00000004)
3469 
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3501 #define ALT_MON_GPIO_INT_POL_CRC_MSB 3
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3511 #define ALT_MON_GPIO_INT_POL_CRC_GET(value) (((value) & 0x00000008) >> 3)
3512 
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3514 
3535 #define ALT_MON_GPIO_INT_POL_CCD_E_ACTLOW 0x0
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3545 
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3550 #define ALT_MON_GPIO_INT_POL_CCD_SET_MSK 0x00000010
3551 
3552 #define ALT_MON_GPIO_INT_POL_CCD_CLR_MSK 0xffffffef
3553 
3554 #define ALT_MON_GPIO_INT_POL_CCD_RESET 0x0
3555 
3556 #define ALT_MON_GPIO_INT_POL_CCD_GET(value) (((value) & 0x00000010) >> 4)
3557 
3558 #define ALT_MON_GPIO_INT_POL_CCD_SET(value) (((value) << 4) & 0x00000010)
3559 
3580 #define ALT_MON_GPIO_INT_POL_PRR_E_ACTLOW 0x0
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3586 #define ALT_MON_GPIO_INT_POL_PRR_E_ACTHIGH 0x1
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3589 #define ALT_MON_GPIO_INT_POL_PRR_LSB 5
3590 
3591 #define ALT_MON_GPIO_INT_POL_PRR_MSB 5
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3600 
3601 #define ALT_MON_GPIO_INT_POL_PRR_GET(value) (((value) & 0x00000020) >> 5)
3602 
3603 #define ALT_MON_GPIO_INT_POL_PRR_SET(value) (((value) << 5) & 0x00000020)
3604 
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3631 #define ALT_MON_GPIO_INT_POL_PRE_E_ACTHIGH 0x1
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3645 
3646 #define ALT_MON_GPIO_INT_POL_PRE_GET(value) (((value) & 0x00000040) >> 6)
3647 
3648 #define ALT_MON_GPIO_INT_POL_PRE_SET(value) (((value) << 6) & 0x00000040)
3649 
3670 #define ALT_MON_GPIO_INT_POL_PRD_E_ACTLOW 0x0
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3676 #define ALT_MON_GPIO_INT_POL_PRD_E_ACTHIGH 0x1
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3681 #define ALT_MON_GPIO_INT_POL_PRD_MSB 7
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3685 #define ALT_MON_GPIO_INT_POL_PRD_SET_MSK 0x00000080
3686 
3687 #define ALT_MON_GPIO_INT_POL_PRD_CLR_MSK 0xffffff7f
3688 
3689 #define ALT_MON_GPIO_INT_POL_PRD_RESET 0x0
3690 
3691 #define ALT_MON_GPIO_INT_POL_PRD_GET(value) (((value) & 0x00000080) >> 7)
3692 
3693 #define ALT_MON_GPIO_INT_POL_PRD_SET(value) (((value) << 7) & 0x00000080)
3694 
3715 #define ALT_MON_GPIO_INT_POL_NCP_E_ACTLOW 0x0
3716 
3721 #define ALT_MON_GPIO_INT_POL_NCP_E_ACTHIGH 0x1
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3725 
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3730 #define ALT_MON_GPIO_INT_POL_NCP_SET_MSK 0x00000100
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3733 
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3735 
3736 #define ALT_MON_GPIO_INT_POL_NCP_GET(value) (((value) & 0x00000100) >> 8)
3737 
3738 #define ALT_MON_GPIO_INT_POL_NCP_SET(value) (((value) << 8) & 0x00000100)
3739 
3760 #define ALT_MON_GPIO_INT_POL_NSP_E_ACTLOW 0x0
3761 
3766 #define ALT_MON_GPIO_INT_POL_NSP_E_ACTHIGH 0x1
3767 
3769 #define ALT_MON_GPIO_INT_POL_NSP_LSB 9
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3778 
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3780 
3781 #define ALT_MON_GPIO_INT_POL_NSP_GET(value) (((value) & 0x00000200) >> 9)
3782 
3783 #define ALT_MON_GPIO_INT_POL_NSP_SET(value) (((value) << 9) & 0x00000200)
3784 
3805 #define ALT_MON_GPIO_INT_POL_CDP_E_ACTLOW 0x0
3806 
3811 #define ALT_MON_GPIO_INT_POL_CDP_E_ACTHIGH 0x1
3812 
3814 #define ALT_MON_GPIO_INT_POL_CDP_LSB 10
3815 
3816 #define ALT_MON_GPIO_INT_POL_CDP_MSB 10
3817 
3818 #define ALT_MON_GPIO_INT_POL_CDP_WIDTH 1
3819 
3820 #define ALT_MON_GPIO_INT_POL_CDP_SET_MSK 0x00000400
3821 
3822 #define ALT_MON_GPIO_INT_POL_CDP_CLR_MSK 0xfffffbff
3823 
3824 #define ALT_MON_GPIO_INT_POL_CDP_RESET 0x0
3825 
3826 #define ALT_MON_GPIO_INT_POL_CDP_GET(value) (((value) & 0x00000400) >> 10)
3827 
3828 #define ALT_MON_GPIO_INT_POL_CDP_SET(value) (((value) << 10) & 0x00000400)
3829 
3850 #define ALT_MON_GPIO_INT_POL_FPO_E_ACTLOW 0x0
3851 
3856 #define ALT_MON_GPIO_INT_POL_FPO_E_ACTHIGH 0x1
3857 
3859 #define ALT_MON_GPIO_INT_POL_FPO_LSB 11
3860 
3861 #define ALT_MON_GPIO_INT_POL_FPO_MSB 11
3862 
3863 #define ALT_MON_GPIO_INT_POL_FPO_WIDTH 1
3864 
3865 #define ALT_MON_GPIO_INT_POL_FPO_SET_MSK 0x00000800
3866 
3867 #define ALT_MON_GPIO_INT_POL_FPO_CLR_MSK 0xfffff7ff
3868 
3869 #define ALT_MON_GPIO_INT_POL_FPO_RESET 0x0
3870 
3871 #define ALT_MON_GPIO_INT_POL_FPO_GET(value) (((value) & 0x00000800) >> 11)
3872 
3873 #define ALT_MON_GPIO_INT_POL_FPO_SET(value) (((value) << 11) & 0x00000800)
3874 
3875 #ifndef __ASSEMBLY__
3876 
3887 {
3888  uint32_t ns : 1;
3889  uint32_t cd : 1;
3890  uint32_t id : 1;
3891  uint32_t crc : 1;
3892  uint32_t ccd : 1;
3893  uint32_t prr : 1;
3894  uint32_t pre : 1;
3895  uint32_t prd : 1;
3896  uint32_t ncp : 1;
3897  uint32_t nsp : 1;
3898  uint32_t cdp : 1;
3899  uint32_t fpo : 1;
3900  uint32_t : 20;
3901 };
3902 
3905 #endif /* __ASSEMBLY__ */
3906 
3908 #define ALT_MON_GPIO_INT_POL_OFST 0x3c
3909 
3910 #define ALT_MON_GPIO_INT_POL_ADDR(base) ALT_CAST(void *, (ALT_CAST(char *, (base)) + ALT_MON_GPIO_INT_POL_OFST))
3911 
3957 #define ALT_MON_GPIO_INTSTAT_NS_E_INACT 0x0
3958 
3963 #define ALT_MON_GPIO_INTSTAT_NS_E_ACT 0x1
3964 
3966 #define ALT_MON_GPIO_INTSTAT_NS_LSB 0
3967 
3968 #define ALT_MON_GPIO_INTSTAT_NS_MSB 0
3969 
3970 #define ALT_MON_GPIO_INTSTAT_NS_WIDTH 1
3971 
3972 #define ALT_MON_GPIO_INTSTAT_NS_SET_MSK 0x00000001
3973 
3974 #define ALT_MON_GPIO_INTSTAT_NS_CLR_MSK 0xfffffffe
3975 
3976 #define ALT_MON_GPIO_INTSTAT_NS_RESET 0x0
3977 
3978 #define ALT_MON_GPIO_INTSTAT_NS_GET(value) (((value) & 0x00000001) >> 0)
3979 
3980 #define ALT_MON_GPIO_INTSTAT_NS_SET(value) (((value) << 0) & 0x00000001)
3981 
4002 #define ALT_MON_GPIO_INTSTAT_CD_E_INACT 0x0
4003 
4008 #define ALT_MON_GPIO_INTSTAT_CD_E_ACT 0x1
4009 
4011 #define ALT_MON_GPIO_INTSTAT_CD_LSB 1
4012 
4013 #define ALT_MON_GPIO_INTSTAT_CD_MSB 1
4014 
4015 #define ALT_MON_GPIO_INTSTAT_CD_WIDTH 1
4016 
4017 #define ALT_MON_GPIO_INTSTAT_CD_SET_MSK 0x00000002
4018 
4019 #define ALT_MON_GPIO_INTSTAT_CD_CLR_MSK 0xfffffffd
4020 
4021 #define ALT_MON_GPIO_INTSTAT_CD_RESET 0x0
4022 
4023 #define ALT_MON_GPIO_INTSTAT_CD_GET(value) (((value) & 0x00000002) >> 1)
4024 
4025 #define ALT_MON_GPIO_INTSTAT_CD_SET(value) (((value) << 1) & 0x00000002)
4026 
4047 #define ALT_MON_GPIO_INTSTAT_ID_E_INACT 0x0
4048 
4053 #define ALT_MON_GPIO_INTSTAT_ID_E_ACT 0x1
4054 
4056 #define ALT_MON_GPIO_INTSTAT_ID_LSB 2
4057 
4058 #define ALT_MON_GPIO_INTSTAT_ID_MSB 2
4059 
4060 #define ALT_MON_GPIO_INTSTAT_ID_WIDTH 1
4061 
4062 #define ALT_MON_GPIO_INTSTAT_ID_SET_MSK 0x00000004
4063 
4064 #define ALT_MON_GPIO_INTSTAT_ID_CLR_MSK 0xfffffffb
4065 
4066 #define ALT_MON_GPIO_INTSTAT_ID_RESET 0x0
4067 
4068 #define ALT_MON_GPIO_INTSTAT_ID_GET(value) (((value) & 0x00000004) >> 2)
4069 
4070 #define ALT_MON_GPIO_INTSTAT_ID_SET(value) (((value) << 2) & 0x00000004)
4071 
4092 #define ALT_MON_GPIO_INTSTAT_CRC_E_INACT 0x0
4093 
4098 #define ALT_MON_GPIO_INTSTAT_CRC_E_ACT 0x1
4099 
4101 #define ALT_MON_GPIO_INTSTAT_CRC_LSB 3
4102 
4103 #define ALT_MON_GPIO_INTSTAT_CRC_MSB 3
4104 
4105 #define ALT_MON_GPIO_INTSTAT_CRC_WIDTH 1
4106 
4107 #define ALT_MON_GPIO_INTSTAT_CRC_SET_MSK 0x00000008
4108 
4109 #define ALT_MON_GPIO_INTSTAT_CRC_CLR_MSK 0xfffffff7
4110 
4111 #define ALT_MON_GPIO_INTSTAT_CRC_RESET 0x0
4112 
4113 #define ALT_MON_GPIO_INTSTAT_CRC_GET(value) (((value) & 0x00000008) >> 3)
4114 
4115 #define ALT_MON_GPIO_INTSTAT_CRC_SET(value) (((value) << 3) & 0x00000008)
4116 
4137 #define ALT_MON_GPIO_INTSTAT_CCD_E_INACT 0x0
4138 
4143 #define ALT_MON_GPIO_INTSTAT_CCD_E_ACT 0x1
4144 
4146 #define ALT_MON_GPIO_INTSTAT_CCD_LSB 4
4147 
4148 #define ALT_MON_GPIO_INTSTAT_CCD_MSB 4
4149 
4150 #define ALT_MON_GPIO_INTSTAT_CCD_WIDTH 1
4151 
4152 #define ALT_MON_GPIO_INTSTAT_CCD_SET_MSK 0x00000010
4153 
4154 #define ALT_MON_GPIO_INTSTAT_CCD_CLR_MSK 0xffffffef
4155 
4156 #define ALT_MON_GPIO_INTSTAT_CCD_RESET 0x0
4157 
4158 #define ALT_MON_GPIO_INTSTAT_CCD_GET(value) (((value) & 0x00000010) >> 4)
4159 
4160 #define ALT_MON_GPIO_INTSTAT_CCD_SET(value) (((value) << 4) & 0x00000010)
4161 
4182 #define ALT_MON_GPIO_INTSTAT_PRR_E_INACT 0x0
4183 
4188 #define ALT_MON_GPIO_INTSTAT_PRR_E_ACT 0x1
4189 
4191 #define ALT_MON_GPIO_INTSTAT_PRR_LSB 5
4192 
4193 #define ALT_MON_GPIO_INTSTAT_PRR_MSB 5
4194 
4195 #define ALT_MON_GPIO_INTSTAT_PRR_WIDTH 1
4196 
4197 #define ALT_MON_GPIO_INTSTAT_PRR_SET_MSK 0x00000020
4198 
4199 #define ALT_MON_GPIO_INTSTAT_PRR_CLR_MSK 0xffffffdf
4200 
4201 #define ALT_MON_GPIO_INTSTAT_PRR_RESET 0x0
4202 
4203 #define ALT_MON_GPIO_INTSTAT_PRR_GET(value) (((value) & 0x00000020) >> 5)
4204 
4205 #define ALT_MON_GPIO_INTSTAT_PRR_SET(value) (((value) << 5) & 0x00000020)
4206 
4227 #define ALT_MON_GPIO_INTSTAT_PRE_E_INACT 0x0
4228 
4233 #define ALT_MON_GPIO_INTSTAT_PRE_E_ACT 0x1
4234 
4236 #define ALT_MON_GPIO_INTSTAT_PRE_LSB 6
4237 
4238 #define ALT_MON_GPIO_INTSTAT_PRE_MSB 6
4239 
4240 #define ALT_MON_GPIO_INTSTAT_PRE_WIDTH 1
4241 
4242 #define ALT_MON_GPIO_INTSTAT_PRE_SET_MSK 0x00000040
4243 
4244 #define ALT_MON_GPIO_INTSTAT_PRE_CLR_MSK 0xffffffbf
4245 
4246 #define ALT_MON_GPIO_INTSTAT_PRE_RESET 0x0
4247 
4248 #define ALT_MON_GPIO_INTSTAT_PRE_GET(value) (((value) & 0x00000040) >> 6)
4249 
4250 #define ALT_MON_GPIO_INTSTAT_PRE_SET(value) (((value) << 6) & 0x00000040)
4251 
4272 #define ALT_MON_GPIO_INTSTAT_PRD_E_INACT 0x0
4273 
4278 #define ALT_MON_GPIO_INTSTAT_PRD_E_ACT 0x1
4279 
4281 #define ALT_MON_GPIO_INTSTAT_PRD_LSB 7
4282 
4283 #define ALT_MON_GPIO_INTSTAT_PRD_MSB 7
4284 
4285 #define ALT_MON_GPIO_INTSTAT_PRD_WIDTH 1
4286 
4287 #define ALT_MON_GPIO_INTSTAT_PRD_SET_MSK 0x00000080
4288 
4289 #define ALT_MON_GPIO_INTSTAT_PRD_CLR_MSK 0xffffff7f
4290 
4291 #define ALT_MON_GPIO_INTSTAT_PRD_RESET 0x0
4292 
4293 #define ALT_MON_GPIO_INTSTAT_PRD_GET(value) (((value) & 0x00000080) >> 7)
4294 
4295 #define ALT_MON_GPIO_INTSTAT_PRD_SET(value) (((value) << 7) & 0x00000080)
4296 
4317 #define ALT_MON_GPIO_INTSTAT_NCP_E_INACT 0x0
4318 
4323 #define ALT_MON_GPIO_INTSTAT_NCP_E_ACT 0x1
4324 
4326 #define ALT_MON_GPIO_INTSTAT_NCP_LSB 8
4327 
4328 #define ALT_MON_GPIO_INTSTAT_NCP_MSB 8
4329 
4330 #define ALT_MON_GPIO_INTSTAT_NCP_WIDTH 1
4331 
4332 #define ALT_MON_GPIO_INTSTAT_NCP_SET_MSK 0x00000100
4333 
4334 #define ALT_MON_GPIO_INTSTAT_NCP_CLR_MSK 0xfffffeff
4335 
4336 #define ALT_MON_GPIO_INTSTAT_NCP_RESET 0x0
4337 
4338 #define ALT_MON_GPIO_INTSTAT_NCP_GET(value) (((value) & 0x00000100) >> 8)
4339 
4340 #define ALT_MON_GPIO_INTSTAT_NCP_SET(value) (((value) << 8) & 0x00000100)
4341 
4362 #define ALT_MON_GPIO_INTSTAT_NSP_E_INACT 0x0
4363 
4368 #define ALT_MON_GPIO_INTSTAT_NSP_E_ACT 0x1
4369 
4371 #define ALT_MON_GPIO_INTSTAT_NSP_LSB 9
4372 
4373 #define ALT_MON_GPIO_INTSTAT_NSP_MSB 9
4374 
4375 #define ALT_MON_GPIO_INTSTAT_NSP_WIDTH 1
4376 
4377 #define ALT_MON_GPIO_INTSTAT_NSP_SET_MSK 0x00000200
4378 
4379 #define ALT_MON_GPIO_INTSTAT_NSP_CLR_MSK 0xfffffdff
4380 
4381 #define ALT_MON_GPIO_INTSTAT_NSP_RESET 0x0
4382 
4383 #define ALT_MON_GPIO_INTSTAT_NSP_GET(value) (((value) & 0x00000200) >> 9)
4384 
4385 #define ALT_MON_GPIO_INTSTAT_NSP_SET(value) (((value) << 9) & 0x00000200)
4386 
4407 #define ALT_MON_GPIO_INTSTAT_CDP_E_INACT 0x0
4408 
4413 #define ALT_MON_GPIO_INTSTAT_CDP_E_ACT 0x1
4414 
4416 #define ALT_MON_GPIO_INTSTAT_CDP_LSB 10
4417 
4418 #define ALT_MON_GPIO_INTSTAT_CDP_MSB 10
4419 
4420 #define ALT_MON_GPIO_INTSTAT_CDP_WIDTH 1
4421 
4422 #define ALT_MON_GPIO_INTSTAT_CDP_SET_MSK 0x00000400
4423 
4424 #define ALT_MON_GPIO_INTSTAT_CDP_CLR_MSK 0xfffffbff
4425 
4426 #define ALT_MON_GPIO_INTSTAT_CDP_RESET 0x0
4427 
4428 #define ALT_MON_GPIO_INTSTAT_CDP_GET(value) (((value) & 0x00000400) >> 10)
4429 
4430 #define ALT_MON_GPIO_INTSTAT_CDP_SET(value) (((value) << 10) & 0x00000400)
4431 
4452 #define ALT_MON_GPIO_INTSTAT_FPO_E_INACT 0x0
4453 
4458 #define ALT_MON_GPIO_INTSTAT_FPO_E_ACT 0x1
4459 
4461 #define ALT_MON_GPIO_INTSTAT_FPO_LSB 11
4462 
4463 #define ALT_MON_GPIO_INTSTAT_FPO_MSB 11
4464 
4465 #define ALT_MON_GPIO_INTSTAT_FPO_WIDTH 1
4466 
4467 #define ALT_MON_GPIO_INTSTAT_FPO_SET_MSK 0x00000800
4468 
4469 #define ALT_MON_GPIO_INTSTAT_FPO_CLR_MSK 0xfffff7ff
4470 
4471 #define ALT_MON_GPIO_INTSTAT_FPO_RESET 0x0
4472 
4473 #define ALT_MON_GPIO_INTSTAT_FPO_GET(value) (((value) & 0x00000800) >> 11)
4474 
4475 #define ALT_MON_GPIO_INTSTAT_FPO_SET(value) (((value) << 11) & 0x00000800)
4476 
4477 #ifndef __ASSEMBLY__
4478 
4489 {
4490  const uint32_t ns : 1;
4491  const uint32_t cd : 1;
4492  const uint32_t id : 1;
4493  const uint32_t crc : 1;
4494  const uint32_t ccd : 1;
4495  const uint32_t prr : 1;
4496  const uint32_t pre : 1;
4497  const uint32_t prd : 1;
4498  const uint32_t ncp : 1;
4499  const uint32_t nsp : 1;
4500  const uint32_t cdp : 1;
4501  const uint32_t fpo : 1;
4502  uint32_t : 20;
4503 };
4504 
4507 #endif /* __ASSEMBLY__ */
4508 
4510 #define ALT_MON_GPIO_INTSTAT_OFST 0x40
4511 
4512 #define ALT_MON_GPIO_INTSTAT_ADDR(base) ALT_CAST(void *, (ALT_CAST(char *, (base)) + ALT_MON_GPIO_INTSTAT_OFST))
4513 
4559 #define ALT_MON_GPIO_RAW_INTSTAT_NS_E_INACT 0x0
4560 
4565 #define ALT_MON_GPIO_RAW_INTSTAT_NS_E_ACT 0x1
4566 
4568 #define ALT_MON_GPIO_RAW_INTSTAT_NS_LSB 0
4569 
4570 #define ALT_MON_GPIO_RAW_INTSTAT_NS_MSB 0
4571 
4572 #define ALT_MON_GPIO_RAW_INTSTAT_NS_WIDTH 1
4573 
4574 #define ALT_MON_GPIO_RAW_INTSTAT_NS_SET_MSK 0x00000001
4575 
4576 #define ALT_MON_GPIO_RAW_INTSTAT_NS_CLR_MSK 0xfffffffe
4577 
4578 #define ALT_MON_GPIO_RAW_INTSTAT_NS_RESET 0x0
4579 
4580 #define ALT_MON_GPIO_RAW_INTSTAT_NS_GET(value) (((value) & 0x00000001) >> 0)
4581 
4582 #define ALT_MON_GPIO_RAW_INTSTAT_NS_SET(value) (((value) << 0) & 0x00000001)
4583 
4604 #define ALT_MON_GPIO_RAW_INTSTAT_CD_E_INACT 0x0
4605 
4610 #define ALT_MON_GPIO_RAW_INTSTAT_CD_E_ACT 0x1
4611 
4613 #define ALT_MON_GPIO_RAW_INTSTAT_CD_LSB 1
4614 
4615 #define ALT_MON_GPIO_RAW_INTSTAT_CD_MSB 1
4616 
4617 #define ALT_MON_GPIO_RAW_INTSTAT_CD_WIDTH 1
4618 
4619 #define ALT_MON_GPIO_RAW_INTSTAT_CD_SET_MSK 0x00000002
4620 
4621 #define ALT_MON_GPIO_RAW_INTSTAT_CD_CLR_MSK 0xfffffffd
4622 
4623 #define ALT_MON_GPIO_RAW_INTSTAT_CD_RESET 0x0
4624 
4625 #define ALT_MON_GPIO_RAW_INTSTAT_CD_GET(value) (((value) & 0x00000002) >> 1)
4626 
4627 #define ALT_MON_GPIO_RAW_INTSTAT_CD_SET(value) (((value) << 1) & 0x00000002)
4628 
4649 #define ALT_MON_GPIO_RAW_INTSTAT_ID_E_INACT 0x0
4650 
4655 #define ALT_MON_GPIO_RAW_INTSTAT_ID_E_ACT 0x1
4656 
4658 #define ALT_MON_GPIO_RAW_INTSTAT_ID_LSB 2
4659 
4660 #define ALT_MON_GPIO_RAW_INTSTAT_ID_MSB 2
4661 
4662 #define ALT_MON_GPIO_RAW_INTSTAT_ID_WIDTH 1
4663 
4664 #define ALT_MON_GPIO_RAW_INTSTAT_ID_SET_MSK 0x00000004
4665 
4666 #define ALT_MON_GPIO_RAW_INTSTAT_ID_CLR_MSK 0xfffffffb
4667 
4668 #define ALT_MON_GPIO_RAW_INTSTAT_ID_RESET 0x0
4669 
4670 #define ALT_MON_GPIO_RAW_INTSTAT_ID_GET(value) (((value) & 0x00000004) >> 2)
4671 
4672 #define ALT_MON_GPIO_RAW_INTSTAT_ID_SET(value) (((value) << 2) & 0x00000004)
4673 
4694 #define ALT_MON_GPIO_RAW_INTSTAT_CRC_E_INACT 0x0
4695 
4700 #define ALT_MON_GPIO_RAW_INTSTAT_CRC_E_ACT 0x1
4701 
4703 #define ALT_MON_GPIO_RAW_INTSTAT_CRC_LSB 3
4704 
4705 #define ALT_MON_GPIO_RAW_INTSTAT_CRC_MSB 3
4706 
4707 #define ALT_MON_GPIO_RAW_INTSTAT_CRC_WIDTH 1
4708 
4709 #define ALT_MON_GPIO_RAW_INTSTAT_CRC_SET_MSK 0x00000008
4710 
4711 #define ALT_MON_GPIO_RAW_INTSTAT_CRC_CLR_MSK 0xfffffff7
4712 
4713 #define ALT_MON_GPIO_RAW_INTSTAT_CRC_RESET 0x0
4714 
4715 #define ALT_MON_GPIO_RAW_INTSTAT_CRC_GET(value) (((value) & 0x00000008) >> 3)
4716 
4717 #define ALT_MON_GPIO_RAW_INTSTAT_CRC_SET(value) (((value) << 3) & 0x00000008)
4718 
4739 #define ALT_MON_GPIO_RAW_INTSTAT_CCD_E_INACT 0x0
4740 
4745 #define ALT_MON_GPIO_RAW_INTSTAT_CCD_E_ACT 0x1
4746 
4748 #define ALT_MON_GPIO_RAW_INTSTAT_CCD_LSB 4
4749 
4750 #define ALT_MON_GPIO_RAW_INTSTAT_CCD_MSB 4
4751 
4752 #define ALT_MON_GPIO_RAW_INTSTAT_CCD_WIDTH 1
4753 
4754 #define ALT_MON_GPIO_RAW_INTSTAT_CCD_SET_MSK 0x00000010
4755 
4756 #define ALT_MON_GPIO_RAW_INTSTAT_CCD_CLR_MSK 0xffffffef
4757 
4758 #define ALT_MON_GPIO_RAW_INTSTAT_CCD_RESET 0x0
4759 
4760 #define ALT_MON_GPIO_RAW_INTSTAT_CCD_GET(value) (((value) & 0x00000010) >> 4)
4761 
4762 #define ALT_MON_GPIO_RAW_INTSTAT_CCD_SET(value) (((value) << 4) & 0x00000010)
4763 
4784 #define ALT_MON_GPIO_RAW_INTSTAT_PRR_E_INACT 0x0
4785 
4790 #define ALT_MON_GPIO_RAW_INTSTAT_PRR_E_ACT 0x1
4791 
4793 #define ALT_MON_GPIO_RAW_INTSTAT_PRR_LSB 5
4794 
4795 #define ALT_MON_GPIO_RAW_INTSTAT_PRR_MSB 5
4796 
4797 #define ALT_MON_GPIO_RAW_INTSTAT_PRR_WIDTH 1
4798 
4799 #define ALT_MON_GPIO_RAW_INTSTAT_PRR_SET_MSK 0x00000020
4800 
4801 #define ALT_MON_GPIO_RAW_INTSTAT_PRR_CLR_MSK 0xffffffdf
4802 
4803 #define ALT_MON_GPIO_RAW_INTSTAT_PRR_RESET 0x0
4804 
4805 #define ALT_MON_GPIO_RAW_INTSTAT_PRR_GET(value) (((value) & 0x00000020) >> 5)
4806 
4807 #define ALT_MON_GPIO_RAW_INTSTAT_PRR_SET(value) (((value) << 5) & 0x00000020)
4808 
4829 #define ALT_MON_GPIO_RAW_INTSTAT_PRE_E_INACT 0x0
4830 
4835 #define ALT_MON_GPIO_RAW_INTSTAT_PRE_E_ACT 0x1
4836 
4838 #define ALT_MON_GPIO_RAW_INTSTAT_PRE_LSB 6
4839 
4840 #define ALT_MON_GPIO_RAW_INTSTAT_PRE_MSB 6
4841 
4842 #define ALT_MON_GPIO_RAW_INTSTAT_PRE_WIDTH 1
4843 
4844 #define ALT_MON_GPIO_RAW_INTSTAT_PRE_SET_MSK 0x00000040
4845 
4846 #define ALT_MON_GPIO_RAW_INTSTAT_PRE_CLR_MSK 0xffffffbf
4847 
4848 #define ALT_MON_GPIO_RAW_INTSTAT_PRE_RESET 0x0
4849 
4850 #define ALT_MON_GPIO_RAW_INTSTAT_PRE_GET(value) (((value) & 0x00000040) >> 6)
4851 
4852 #define ALT_MON_GPIO_RAW_INTSTAT_PRE_SET(value) (((value) << 6) & 0x00000040)
4853 
4874 #define ALT_MON_GPIO_RAW_INTSTAT_PRD_E_INACT 0x0
4875 
4880 #define ALT_MON_GPIO_RAW_INTSTAT_PRD_E_ACT 0x1
4881 
4883 #define ALT_MON_GPIO_RAW_INTSTAT_PRD_LSB 7
4884 
4885 #define ALT_MON_GPIO_RAW_INTSTAT_PRD_MSB 7
4886 
4887 #define ALT_MON_GPIO_RAW_INTSTAT_PRD_WIDTH 1
4888 
4889 #define ALT_MON_GPIO_RAW_INTSTAT_PRD_SET_MSK 0x00000080
4890 
4891 #define ALT_MON_GPIO_RAW_INTSTAT_PRD_CLR_MSK 0xffffff7f
4892 
4893 #define ALT_MON_GPIO_RAW_INTSTAT_PRD_RESET 0x0
4894 
4895 #define ALT_MON_GPIO_RAW_INTSTAT_PRD_GET(value) (((value) & 0x00000080) >> 7)
4896 
4897 #define ALT_MON_GPIO_RAW_INTSTAT_PRD_SET(value) (((value) << 7) & 0x00000080)
4898 
4919 #define ALT_MON_GPIO_RAW_INTSTAT_NCP_E_INACT 0x0
4920 
4925 #define ALT_MON_GPIO_RAW_INTSTAT_NCP_E_ACT 0x1
4926 
4928 #define ALT_MON_GPIO_RAW_INTSTAT_NCP_LSB 8
4929 
4930 #define ALT_MON_GPIO_RAW_INTSTAT_NCP_MSB 8
4931 
4932 #define ALT_MON_GPIO_RAW_INTSTAT_NCP_WIDTH 1
4933 
4934 #define ALT_MON_GPIO_RAW_INTSTAT_NCP_SET_MSK 0x00000100
4935 
4936 #define ALT_MON_GPIO_RAW_INTSTAT_NCP_CLR_MSK 0xfffffeff
4937 
4938 #define ALT_MON_GPIO_RAW_INTSTAT_NCP_RESET 0x0
4939 
4940 #define ALT_MON_GPIO_RAW_INTSTAT_NCP_GET(value) (((value) & 0x00000100) >> 8)
4941 
4942 #define ALT_MON_GPIO_RAW_INTSTAT_NCP_SET(value) (((value) << 8) & 0x00000100)
4943 
4964 #define ALT_MON_GPIO_RAW_INTSTAT_NSP_E_INACT 0x0
4965 
4970 #define ALT_MON_GPIO_RAW_INTSTAT_NSP_E_ACT 0x1
4971 
4973 #define ALT_MON_GPIO_RAW_INTSTAT_NSP_LSB 9
4974 
4975 #define ALT_MON_GPIO_RAW_INTSTAT_NSP_MSB 9
4976 
4977 #define ALT_MON_GPIO_RAW_INTSTAT_NSP_WIDTH 1
4978 
4979 #define ALT_MON_GPIO_RAW_INTSTAT_NSP_SET_MSK 0x00000200
4980 
4981 #define ALT_MON_GPIO_RAW_INTSTAT_NSP_CLR_MSK 0xfffffdff
4982 
4983 #define ALT_MON_GPIO_RAW_INTSTAT_NSP_RESET 0x0
4984 
4985 #define ALT_MON_GPIO_RAW_INTSTAT_NSP_GET(value) (((value) & 0x00000200) >> 9)
4986 
4987 #define ALT_MON_GPIO_RAW_INTSTAT_NSP_SET(value) (((value) << 9) & 0x00000200)
4988 
5009 #define ALT_MON_GPIO_RAW_INTSTAT_CDP_E_INACT 0x0
5010 
5015 #define ALT_MON_GPIO_RAW_INTSTAT_CDP_E_ACT 0x1
5016 
5018 #define ALT_MON_GPIO_RAW_INTSTAT_CDP_LSB 10
5019 
5020 #define ALT_MON_GPIO_RAW_INTSTAT_CDP_MSB 10
5021 
5022 #define ALT_MON_GPIO_RAW_INTSTAT_CDP_WIDTH 1
5023 
5024 #define ALT_MON_GPIO_RAW_INTSTAT_CDP_SET_MSK 0x00000400
5025 
5026 #define ALT_MON_GPIO_RAW_INTSTAT_CDP_CLR_MSK 0xfffffbff
5027 
5028 #define ALT_MON_GPIO_RAW_INTSTAT_CDP_RESET 0x0
5029 
5030 #define ALT_MON_GPIO_RAW_INTSTAT_CDP_GET(value) (((value) & 0x00000400) >> 10)
5031 
5032 #define ALT_MON_GPIO_RAW_INTSTAT_CDP_SET(value) (((value) << 10) & 0x00000400)
5033 
5054 #define ALT_MON_GPIO_RAW_INTSTAT_FPO_E_INACT 0x0
5055 
5060 #define ALT_MON_GPIO_RAW_INTSTAT_FPO_E_ACT 0x1
5061 
5063 #define ALT_MON_GPIO_RAW_INTSTAT_FPO_LSB 11
5064 
5065 #define ALT_MON_GPIO_RAW_INTSTAT_FPO_MSB 11
5066 
5067 #define ALT_MON_GPIO_RAW_INTSTAT_FPO_WIDTH 1
5068 
5069 #define ALT_MON_GPIO_RAW_INTSTAT_FPO_SET_MSK 0x00000800
5070 
5071 #define ALT_MON_GPIO_RAW_INTSTAT_FPO_CLR_MSK 0xfffff7ff
5072 
5073 #define ALT_MON_GPIO_RAW_INTSTAT_FPO_RESET 0x0
5074 
5075 #define ALT_MON_GPIO_RAW_INTSTAT_FPO_GET(value) (((value) & 0x00000800) >> 11)
5076 
5077 #define ALT_MON_GPIO_RAW_INTSTAT_FPO_SET(value) (((value) << 11) & 0x00000800)
5078 
5079 #ifndef __ASSEMBLY__
5080 
5091 {
5092  const uint32_t ns : 1;
5093  const uint32_t cd : 1;
5094  const uint32_t id : 1;
5095  const uint32_t crc : 1;
5096  const uint32_t ccd : 1;
5097  const uint32_t prr : 1;
5098  const uint32_t pre : 1;
5099  const uint32_t prd : 1;
5100  const uint32_t ncp : 1;
5101  const uint32_t nsp : 1;
5102  const uint32_t cdp : 1;
5103  const uint32_t fpo : 1;
5104  uint32_t : 20;
5105 };
5106 
5109 #endif /* __ASSEMBLY__ */
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5273 
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5275 
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5318 
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5363 
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5410 
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5539 
5540 #define ALT_MON_GPIO_PORTA_EOI_NCP_RESET 0x0
5541 
5542 #define ALT_MON_GPIO_PORTA_EOI_NCP_GET(value) (((value) & 0x00000100) >> 8)
5543 
5544 #define ALT_MON_GPIO_PORTA_EOI_NCP_SET(value) (((value) << 8) & 0x00000100)
5545 
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5567 
5572 #define ALT_MON_GPIO_PORTA_EOI_NSP_E_CLR 0x1
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5586 
5587 #define ALT_MON_GPIO_PORTA_EOI_NSP_GET(value) (((value) & 0x00000200) >> 9)
5588 
5589 #define ALT_MON_GPIO_PORTA_EOI_NSP_SET(value) (((value) << 9) & 0x00000200)
5590 
5611 #define ALT_MON_GPIO_PORTA_EOI_CDP_E_NOCLR 0x0
5612 
5617 #define ALT_MON_GPIO_PORTA_EOI_CDP_E_CLR 0x1
5618 
5620 #define ALT_MON_GPIO_PORTA_EOI_CDP_LSB 10
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5631 
5632 #define ALT_MON_GPIO_PORTA_EOI_CDP_GET(value) (((value) & 0x00000400) >> 10)
5633 
5634 #define ALT_MON_GPIO_PORTA_EOI_CDP_SET(value) (((value) << 10) & 0x00000400)
5635 
5656 #define ALT_MON_GPIO_PORTA_EOI_FPO_E_NOCLR 0x0
5657 
5662 #define ALT_MON_GPIO_PORTA_EOI_FPO_E_CLR 0x1
5663 
5665 #define ALT_MON_GPIO_PORTA_EOI_FPO_LSB 11
5666 
5667 #define ALT_MON_GPIO_PORTA_EOI_FPO_MSB 11
5668 
5669 #define ALT_MON_GPIO_PORTA_EOI_FPO_WIDTH 1
5670 
5671 #define ALT_MON_GPIO_PORTA_EOI_FPO_SET_MSK 0x00000800
5672 
5673 #define ALT_MON_GPIO_PORTA_EOI_FPO_CLR_MSK 0xfffff7ff
5674 
5675 #define ALT_MON_GPIO_PORTA_EOI_FPO_RESET 0x0
5676 
5677 #define ALT_MON_GPIO_PORTA_EOI_FPO_GET(value) (((value) & 0x00000800) >> 11)
5678 
5679 #define ALT_MON_GPIO_PORTA_EOI_FPO_SET(value) (((value) << 11) & 0x00000800)
5680 
5681 #ifndef __ASSEMBLY__
5682 
5693 {
5694  uint32_t ns : 1;
5695  uint32_t cd : 1;
5696  uint32_t id : 1;
5697  uint32_t crc : 1;
5698  uint32_t ccd : 1;
5699  uint32_t prr : 1;
5700  uint32_t pre : 1;
5701  uint32_t prd : 1;
5702  uint32_t ncp : 1;
5703  uint32_t nsp : 1;
5704  uint32_t cdp : 1;
5705  uint32_t fpo : 1;
5706  uint32_t : 20;
5707 };
5708 
5711 #endif /* __ASSEMBLY__ */
5712 
5714 #define ALT_MON_GPIO_PORTA_EOI_OFST 0x4c
5715 
5716 #define ALT_MON_GPIO_PORTA_EOI_ADDR(base) ALT_CAST(void *, (ALT_CAST(char *, (base)) + ALT_MON_GPIO_PORTA_EOI_OFST))
5717 
5751 #define ALT_MON_GPIO_EXT_PORTA_NS_LSB 0
5752 
5753 #define ALT_MON_GPIO_EXT_PORTA_NS_MSB 0
5754 
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5756 
5757 #define ALT_MON_GPIO_EXT_PORTA_NS_SET_MSK 0x00000001
5758 
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5760 
5761 #define ALT_MON_GPIO_EXT_PORTA_NS_RESET 0x0
5762 
5763 #define ALT_MON_GPIO_EXT_PORTA_NS_GET(value) (((value) & 0x00000001) >> 0)
5764 
5765 #define ALT_MON_GPIO_EXT_PORTA_NS_SET(value) (((value) << 0) & 0x00000001)
5766 
5776 #define ALT_MON_GPIO_EXT_PORTA_CD_LSB 1
5777 
5778 #define ALT_MON_GPIO_EXT_PORTA_CD_MSB 1
5779 
5780 #define ALT_MON_GPIO_EXT_PORTA_CD_WIDTH 1
5781 
5782 #define ALT_MON_GPIO_EXT_PORTA_CD_SET_MSK 0x00000002
5783 
5784 #define ALT_MON_GPIO_EXT_PORTA_CD_CLR_MSK 0xfffffffd
5785 
5786 #define ALT_MON_GPIO_EXT_PORTA_CD_RESET 0x0
5787 
5788 #define ALT_MON_GPIO_EXT_PORTA_CD_GET(value) (((value) & 0x00000002) >> 1)
5789 
5790 #define ALT_MON_GPIO_EXT_PORTA_CD_SET(value) (((value) << 1) & 0x00000002)
5791 
5801 #define ALT_MON_GPIO_EXT_PORTA_ID_LSB 2
5802 
5803 #define ALT_MON_GPIO_EXT_PORTA_ID_MSB 2
5804 
5805 #define ALT_MON_GPIO_EXT_PORTA_ID_WIDTH 1
5806 
5807 #define ALT_MON_GPIO_EXT_PORTA_ID_SET_MSK 0x00000004
5808 
5809 #define ALT_MON_GPIO_EXT_PORTA_ID_CLR_MSK 0xfffffffb
5810 
5811 #define ALT_MON_GPIO_EXT_PORTA_ID_RESET 0x0
5812 
5813 #define ALT_MON_GPIO_EXT_PORTA_ID_GET(value) (((value) & 0x00000004) >> 2)
5814 
5815 #define ALT_MON_GPIO_EXT_PORTA_ID_SET(value) (((value) << 2) & 0x00000004)
5816 
5826 #define ALT_MON_GPIO_EXT_PORTA_CRC_LSB 3
5827 
5828 #define ALT_MON_GPIO_EXT_PORTA_CRC_MSB 3
5829 
5830 #define ALT_MON_GPIO_EXT_PORTA_CRC_WIDTH 1
5831 
5832 #define ALT_MON_GPIO_EXT_PORTA_CRC_SET_MSK 0x00000008
5833 
5834 #define ALT_MON_GPIO_EXT_PORTA_CRC_CLR_MSK 0xfffffff7
5835 
5836 #define ALT_MON_GPIO_EXT_PORTA_CRC_RESET 0x0
5837 
5838 #define ALT_MON_GPIO_EXT_PORTA_CRC_GET(value) (((value) & 0x00000008) >> 3)
5839 
5840 #define ALT_MON_GPIO_EXT_PORTA_CRC_SET(value) (((value) << 3) & 0x00000008)
5841 
5851 #define ALT_MON_GPIO_EXT_PORTA_CCD_LSB 4
5852 
5853 #define ALT_MON_GPIO_EXT_PORTA_CCD_MSB 4
5854 
5855 #define ALT_MON_GPIO_EXT_PORTA_CCD_WIDTH 1
5856 
5857 #define ALT_MON_GPIO_EXT_PORTA_CCD_SET_MSK 0x00000010
5858 
5859 #define ALT_MON_GPIO_EXT_PORTA_CCD_CLR_MSK 0xffffffef
5860 
5861 #define ALT_MON_GPIO_EXT_PORTA_CCD_RESET 0x0
5862 
5863 #define ALT_MON_GPIO_EXT_PORTA_CCD_GET(value) (((value) & 0x00000010) >> 4)
5864 
5865 #define ALT_MON_GPIO_EXT_PORTA_CCD_SET(value) (((value) << 4) & 0x00000010)
5866 
5876 #define ALT_MON_GPIO_EXT_PORTA_PRR_LSB 5
5877 
5878 #define ALT_MON_GPIO_EXT_PORTA_PRR_MSB 5
5879 
5880 #define ALT_MON_GPIO_EXT_PORTA_PRR_WIDTH 1
5881 
5882 #define ALT_MON_GPIO_EXT_PORTA_PRR_SET_MSK 0x00000020
5883 
5884 #define ALT_MON_GPIO_EXT_PORTA_PRR_CLR_MSK 0xffffffdf
5885 
5886 #define ALT_MON_GPIO_EXT_PORTA_PRR_RESET 0x0
5887 
5888 #define ALT_MON_GPIO_EXT_PORTA_PRR_GET(value) (((value) & 0x00000020) >> 5)
5889 
5890 #define ALT_MON_GPIO_EXT_PORTA_PRR_SET(value) (((value) << 5) & 0x00000020)
5891 
5901 #define ALT_MON_GPIO_EXT_PORTA_PRE_LSB 6
5902 
5903 #define ALT_MON_GPIO_EXT_PORTA_PRE_MSB 6
5904 
5905 #define ALT_MON_GPIO_EXT_PORTA_PRE_WIDTH 1
5906 
5907 #define ALT_MON_GPIO_EXT_PORTA_PRE_SET_MSK 0x00000040
5908 
5909 #define ALT_MON_GPIO_EXT_PORTA_PRE_CLR_MSK 0xffffffbf
5910 
5911 #define ALT_MON_GPIO_EXT_PORTA_PRE_RESET 0x0
5912 
5913 #define ALT_MON_GPIO_EXT_PORTA_PRE_GET(value) (((value) & 0x00000040) >> 6)
5914 
5915 #define ALT_MON_GPIO_EXT_PORTA_PRE_SET(value) (((value) << 6) & 0x00000040)
5916 
5926 #define ALT_MON_GPIO_EXT_PORTA_PRD_LSB 7
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5928 #define ALT_MON_GPIO_EXT_PORTA_PRD_MSB 7
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5933 
5934 #define ALT_MON_GPIO_EXT_PORTA_PRD_CLR_MSK 0xffffff7f
5935 
5936 #define ALT_MON_GPIO_EXT_PORTA_PRD_RESET 0x0
5937 
5938 #define ALT_MON_GPIO_EXT_PORTA_PRD_GET(value) (((value) & 0x00000080) >> 7)
5939 
5940 #define ALT_MON_GPIO_EXT_PORTA_PRD_SET(value) (((value) << 7) & 0x00000080)
5941 
5951 #define ALT_MON_GPIO_EXT_PORTA_NCP_LSB 8
5952 
5953 #define ALT_MON_GPIO_EXT_PORTA_NCP_MSB 8
5954 
5955 #define ALT_MON_GPIO_EXT_PORTA_NCP_WIDTH 1
5956 
5957 #define ALT_MON_GPIO_EXT_PORTA_NCP_SET_MSK 0x00000100
5958 
5959 #define ALT_MON_GPIO_EXT_PORTA_NCP_CLR_MSK 0xfffffeff
5960 
5961 #define ALT_MON_GPIO_EXT_PORTA_NCP_RESET 0x0
5962 
5963 #define ALT_MON_GPIO_EXT_PORTA_NCP_GET(value) (((value) & 0x00000100) >> 8)
5964 
5965 #define ALT_MON_GPIO_EXT_PORTA_NCP_SET(value) (((value) << 8) & 0x00000100)
5966 
5976 #define ALT_MON_GPIO_EXT_PORTA_NSP_LSB 9
5977 
5978 #define ALT_MON_GPIO_EXT_PORTA_NSP_MSB 9
5979 
5980 #define ALT_MON_GPIO_EXT_PORTA_NSP_WIDTH 1
5981 
5982 #define ALT_MON_GPIO_EXT_PORTA_NSP_SET_MSK 0x00000200
5983 
5984 #define ALT_MON_GPIO_EXT_PORTA_NSP_CLR_MSK 0xfffffdff
5985 
5986 #define ALT_MON_GPIO_EXT_PORTA_NSP_RESET 0x0
5987 
5988 #define ALT_MON_GPIO_EXT_PORTA_NSP_GET(value) (((value) & 0x00000200) >> 9)
5989 
5990 #define ALT_MON_GPIO_EXT_PORTA_NSP_SET(value) (((value) << 9) & 0x00000200)
5991 
6001 #define ALT_MON_GPIO_EXT_PORTA_CDP_LSB 10
6002 
6003 #define ALT_MON_GPIO_EXT_PORTA_CDP_MSB 10
6004 
6005 #define ALT_MON_GPIO_EXT_PORTA_CDP_WIDTH 1
6006 
6007 #define ALT_MON_GPIO_EXT_PORTA_CDP_SET_MSK 0x00000400
6008 
6009 #define ALT_MON_GPIO_EXT_PORTA_CDP_CLR_MSK 0xfffffbff
6010 
6011 #define ALT_MON_GPIO_EXT_PORTA_CDP_RESET 0x0
6012 
6013 #define ALT_MON_GPIO_EXT_PORTA_CDP_GET(value) (((value) & 0x00000400) >> 10)
6014 
6015 #define ALT_MON_GPIO_EXT_PORTA_CDP_SET(value) (((value) << 10) & 0x00000400)
6016 
6026 #define ALT_MON_GPIO_EXT_PORTA_FPO_LSB 11
6027 
6028 #define ALT_MON_GPIO_EXT_PORTA_FPO_MSB 11
6029 
6030 #define ALT_MON_GPIO_EXT_PORTA_FPO_WIDTH 1
6031 
6032 #define ALT_MON_GPIO_EXT_PORTA_FPO_SET_MSK 0x00000800
6033 
6034 #define ALT_MON_GPIO_EXT_PORTA_FPO_CLR_MSK 0xfffff7ff
6035 
6036 #define ALT_MON_GPIO_EXT_PORTA_FPO_RESET 0x0
6037 
6038 #define ALT_MON_GPIO_EXT_PORTA_FPO_GET(value) (((value) & 0x00000800) >> 11)
6039 
6040 #define ALT_MON_GPIO_EXT_PORTA_FPO_SET(value) (((value) << 11) & 0x00000800)
6041 
6042 #ifndef __ASSEMBLY__
6043 
6054 {
6055  const uint32_t ns : 1;
6056  const uint32_t cd : 1;
6057  const uint32_t id : 1;
6058  const uint32_t crc : 1;
6059  const uint32_t ccd : 1;
6060  const uint32_t prr : 1;
6061  const uint32_t pre : 1;
6062  const uint32_t prd : 1;
6063  const uint32_t ncp : 1;
6064  const uint32_t nsp : 1;
6065  const uint32_t cdp : 1;
6066  const uint32_t fpo : 1;
6067  uint32_t : 20;
6068 };
6069 
6072 #endif /* __ASSEMBLY__ */
6073 
6075 #define ALT_MON_GPIO_EXT_PORTA_OFST 0x50
6076 
6077 #define ALT_MON_GPIO_EXT_PORTA_ADDR(base) ALT_CAST(void *, (ALT_CAST(char *, (base)) + ALT_MON_GPIO_EXT_PORTA_OFST))
6078 
6114 #define ALT_MON_GPIO_LS_SYNC_GPIO_LS_SYNC_E_NOSYNC 0x0
6115 
6120 #define ALT_MON_GPIO_LS_SYNC_GPIO_LS_SYNC_E_SYNC 0x1
6121 
6123 #define ALT_MON_GPIO_LS_SYNC_GPIO_LS_SYNC_LSB 0
6124 
6125 #define ALT_MON_GPIO_LS_SYNC_GPIO_LS_SYNC_MSB 0
6126 
6127 #define ALT_MON_GPIO_LS_SYNC_GPIO_LS_SYNC_WIDTH 1
6128 
6129 #define ALT_MON_GPIO_LS_SYNC_GPIO_LS_SYNC_SET_MSK 0x00000001
6130 
6131 #define ALT_MON_GPIO_LS_SYNC_GPIO_LS_SYNC_CLR_MSK 0xfffffffe
6132 
6133 #define ALT_MON_GPIO_LS_SYNC_GPIO_LS_SYNC_RESET 0x0
6134 
6135 #define ALT_MON_GPIO_LS_SYNC_GPIO_LS_SYNC_GET(value) (((value) & 0x00000001) >> 0)
6136 
6137 #define ALT_MON_GPIO_LS_SYNC_GPIO_LS_SYNC_SET(value) (((value) << 0) & 0x00000001)
6138 
6139 #ifndef __ASSEMBLY__
6140 
6151 {
6152  uint32_t gpio_ls_sync : 1;
6153  uint32_t : 31;
6154 };
6155 
6158 #endif /* __ASSEMBLY__ */
6159 
6161 #define ALT_MON_GPIO_LS_SYNC_OFST 0x60
6162 
6163 #define ALT_MON_GPIO_LS_SYNC_ADDR(base) ALT_CAST(void *, (ALT_CAST(char *, (base)) + ALT_MON_GPIO_LS_SYNC_OFST))
6164 
6187 #define ALT_MON_GPIO_VER_ID_CODE_GPIO_VER_ID_CODE_LSB 0
6188 
6189 #define ALT_MON_GPIO_VER_ID_CODE_GPIO_VER_ID_CODE_MSB 31
6190 
6191 #define ALT_MON_GPIO_VER_ID_CODE_GPIO_VER_ID_CODE_WIDTH 32
6192 
6193 #define ALT_MON_GPIO_VER_ID_CODE_GPIO_VER_ID_CODE_SET_MSK 0xffffffff
6194 
6195 #define ALT_MON_GPIO_VER_ID_CODE_GPIO_VER_ID_CODE_CLR_MSK 0x00000000
6196 
6197 #define ALT_MON_GPIO_VER_ID_CODE_GPIO_VER_ID_CODE_RESET 0x3230382a
6198 
6199 #define ALT_MON_GPIO_VER_ID_CODE_GPIO_VER_ID_CODE_GET(value) (((value) & 0xffffffff) >> 0)
6200 
6201 #define ALT_MON_GPIO_VER_ID_CODE_GPIO_VER_ID_CODE_SET(value) (((value) << 0) & 0xffffffff)
6202 
6203 #ifndef __ASSEMBLY__
6204 
6215 {
6216  const uint32_t gpio_ver_id_code : 32;
6217 };
6218 
6221 #endif /* __ASSEMBLY__ */
6222 
6224 #define ALT_MON_GPIO_VER_ID_CODE_OFST 0x6c
6225 
6226 #define ALT_MON_GPIO_VER_ID_CODE_ADDR(base) ALT_CAST(void *, (ALT_CAST(char *, (base)) + ALT_MON_GPIO_VER_ID_CODE_OFST))
6227 
6265 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_A_E_WIDTHLESSONE8BITS 0x7
6266 
6271 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_A_E_WIDTHLESSONE12BITS 0xb
6272 
6274 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_A_LSB 0
6275 
6276 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_A_MSB 4
6277 
6278 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_A_WIDTH 5
6279 
6280 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_A_SET_MSK 0x0000001f
6281 
6282 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_A_CLR_MSK 0xffffffe0
6283 
6284 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_A_RESET 0xb
6285 
6286 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_A_GET(value) (((value) & 0x0000001f) >> 0)
6287 
6288 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_A_SET(value) (((value) << 0) & 0x0000001f)
6289 
6311 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_B_E_WIDTHLESSONE8BITS 0x7
6312 
6317 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_B_E_WIDTHLESSONE12BITS 0xb
6318 
6320 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_B_LSB 5
6321 
6322 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_B_MSB 9
6323 
6324 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_B_WIDTH 5
6325 
6326 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_B_SET_MSK 0x000003e0
6327 
6328 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_B_CLR_MSK 0xfffffc1f
6329 
6330 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_B_RESET 0x7
6331 
6332 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_B_GET(value) (((value) & 0x000003e0) >> 5)
6333 
6334 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_B_SET(value) (((value) << 5) & 0x000003e0)
6335 
6357 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_C_E_WIDTHLESSONE8BITS 0x7
6358 
6363 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_C_E_WIDTHLESSONE12BITS 0xb
6364 
6366 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_C_LSB 10
6367 
6368 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_C_MSB 14
6369 
6370 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_C_WIDTH 5
6371 
6372 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_C_SET_MSK 0x00007c00
6373 
6374 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_C_CLR_MSK 0xffff83ff
6375 
6376 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_C_RESET 0x7
6377 
6378 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_C_GET(value) (((value) & 0x00007c00) >> 10)
6379 
6380 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_C_SET(value) (((value) << 10) & 0x00007c00)
6381 
6403 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_D_E_WIDTHLESSONE8BITS 0x7
6404 
6409 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_D_E_WIDTHLESSONE12BITS 0xb
6410 
6412 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_D_LSB 15
6413 
6414 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_D_MSB 19
6415 
6416 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_D_WIDTH 5
6417 
6418 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_D_SET_MSK 0x000f8000
6419 
6420 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_D_CLR_MSK 0xfff07fff
6421 
6422 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_D_RESET 0x7
6423 
6424 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_D_GET(value) (((value) & 0x000f8000) >> 15)
6425 
6426 #define ALT_MON_GPIO_CFG_REG2_ENC_ID_PWIDTH_D_SET(value) (((value) << 15) & 0x000f8000)
6427 
6428 #ifndef __ASSEMBLY__
6429 
6440 {
6441  const uint32_t encoded_id_pwidth_a : 5;
6442  const uint32_t encoded_id_pwidth_b : 5;
6443  const uint32_t encoded_id_pwidth_c : 5;
6444  const uint32_t encoded_id_pwidth_d : 5;
6445  uint32_t : 12;
6446 };
6447 
6450 #endif /* __ASSEMBLY__ */
6451 
6453 #define ALT_MON_GPIO_CFG_REG2_OFST 0x70
6454 
6455 #define ALT_MON_GPIO_CFG_REG2_ADDR(base) ALT_CAST(void *, (ALT_CAST(char *, (base)) + ALT_MON_GPIO_CFG_REG2_OFST))
6456 
6501 #define ALT_MON_GPIO_CFG_REG1_APB_DATA_WIDTH_E_WIDTH32BITS 0x2
6502 
6504 #define ALT_MON_GPIO_CFG_REG1_APB_DATA_WIDTH_LSB 0
6505 
6506 #define ALT_MON_GPIO_CFG_REG1_APB_DATA_WIDTH_MSB 1
6507 
6508 #define ALT_MON_GPIO_CFG_REG1_APB_DATA_WIDTH_WIDTH 2
6509 
6510 #define ALT_MON_GPIO_CFG_REG1_APB_DATA_WIDTH_SET_MSK 0x00000003
6511 
6512 #define ALT_MON_GPIO_CFG_REG1_APB_DATA_WIDTH_CLR_MSK 0xfffffffc
6513 
6514 #define ALT_MON_GPIO_CFG_REG1_APB_DATA_WIDTH_RESET 0x2
6515 
6516 #define ALT_MON_GPIO_CFG_REG1_APB_DATA_WIDTH_GET(value) (((value) & 0x00000003) >> 0)
6517 
6518 #define ALT_MON_GPIO_CFG_REG1_APB_DATA_WIDTH_SET(value) (((value) << 0) & 0x00000003)
6519 
6539 #define ALT_MON_GPIO_CFG_REG1_NUM_PORTS_E_ONEPORTA 0x0
6540 
6542 #define ALT_MON_GPIO_CFG_REG1_NUM_PORTS_LSB 2
6543 
6544 #define ALT_MON_GPIO_CFG_REG1_NUM_PORTS_MSB 3
6545 
6546 #define ALT_MON_GPIO_CFG_REG1_NUM_PORTS_WIDTH 2
6547 
6548 #define ALT_MON_GPIO_CFG_REG1_NUM_PORTS_SET_MSK 0x0000000c
6549 
6550 #define ALT_MON_GPIO_CFG_REG1_NUM_PORTS_CLR_MSK 0xfffffff3
6551 
6552 #define ALT_MON_GPIO_CFG_REG1_NUM_PORTS_RESET 0x0
6553 
6554 #define ALT_MON_GPIO_CFG_REG1_NUM_PORTS_GET(value) (((value) & 0x0000000c) >> 2)
6555 
6556 #define ALT_MON_GPIO_CFG_REG1_NUM_PORTS_SET(value) (((value) << 2) & 0x0000000c)
6557 
6577 #define ALT_MON_GPIO_CFG_REG1_PORTA_SINGLE_CTL_E_SOFTCTLONLY 0x1
6578 
6580 #define ALT_MON_GPIO_CFG_REG1_PORTA_SINGLE_CTL_LSB 4
6581 
6582 #define ALT_MON_GPIO_CFG_REG1_PORTA_SINGLE_CTL_MSB 4
6583 
6584 #define ALT_MON_GPIO_CFG_REG1_PORTA_SINGLE_CTL_WIDTH 1
6585 
6586 #define ALT_MON_GPIO_CFG_REG1_PORTA_SINGLE_CTL_SET_MSK 0x00000010
6587 
6588 #define ALT_MON_GPIO_CFG_REG1_PORTA_SINGLE_CTL_CLR_MSK 0xffffffef
6589 
6590 #define ALT_MON_GPIO_CFG_REG1_PORTA_SINGLE_CTL_RESET 0x1
6591 
6592 #define ALT_MON_GPIO_CFG_REG1_PORTA_SINGLE_CTL_GET(value) (((value) & 0x00000010) >> 4)
6593 
6594 #define ALT_MON_GPIO_CFG_REG1_PORTA_SINGLE_CTL_SET(value) (((value) << 4) & 0x00000010)
6595 
6616 #define ALT_MON_GPIO_CFG_REG1_PORTB_SINGLE_CTL_E_SOFTCTLONLY 0x1
6617 
6619 #define ALT_MON_GPIO_CFG_REG1_PORTB_SINGLE_CTL_LSB 5
6620 
6621 #define ALT_MON_GPIO_CFG_REG1_PORTB_SINGLE_CTL_MSB 5
6622 
6623 #define ALT_MON_GPIO_CFG_REG1_PORTB_SINGLE_CTL_WIDTH 1
6624 
6625 #define ALT_MON_GPIO_CFG_REG1_PORTB_SINGLE_CTL_SET_MSK 0x00000020
6626 
6627 #define ALT_MON_GPIO_CFG_REG1_PORTB_SINGLE_CTL_CLR_MSK 0xffffffdf
6628 
6629 #define ALT_MON_GPIO_CFG_REG1_PORTB_SINGLE_CTL_RESET 0x1
6630 
6631 #define ALT_MON_GPIO_CFG_REG1_PORTB_SINGLE_CTL_GET(value) (((value) & 0x00000020) >> 5)
6632 
6633 #define ALT_MON_GPIO_CFG_REG1_PORTB_SINGLE_CTL_SET(value) (((value) << 5) & 0x00000020)
6634 
6655 #define ALT_MON_GPIO_CFG_REG1_PORTC_SINGLE_CTL_E_SOFTCTLONLY 0x1
6656 
6658 #define ALT_MON_GPIO_CFG_REG1_PORTC_SINGLE_CTL_LSB 6
6659 
6660 #define ALT_MON_GPIO_CFG_REG1_PORTC_SINGLE_CTL_MSB 6
6661 
6662 #define ALT_MON_GPIO_CFG_REG1_PORTC_SINGLE_CTL_WIDTH 1
6663 
6664 #define ALT_MON_GPIO_CFG_REG1_PORTC_SINGLE_CTL_SET_MSK 0x00000040
6665 
6666 #define ALT_MON_GPIO_CFG_REG1_PORTC_SINGLE_CTL_CLR_MSK 0xffffffbf
6667 
6668 #define ALT_MON_GPIO_CFG_REG1_PORTC_SINGLE_CTL_RESET 0x1
6669 
6670 #define ALT_MON_GPIO_CFG_REG1_PORTC_SINGLE_CTL_GET(value) (((value) & 0x00000040) >> 6)
6671 
6672 #define ALT_MON_GPIO_CFG_REG1_PORTC_SINGLE_CTL_SET(value) (((value) << 6) & 0x00000040)
6673 
6694 #define ALT_MON_GPIO_CFG_REG1_PORTD_SINGLE_CTL_E_SOFTCTLONLY 0x1
6695 
6697 #define ALT_MON_GPIO_CFG_REG1_PORTD_SINGLE_CTL_LSB 7
6698 
6699 #define ALT_MON_GPIO_CFG_REG1_PORTD_SINGLE_CTL_MSB 7
6700 
6701 #define ALT_MON_GPIO_CFG_REG1_PORTD_SINGLE_CTL_WIDTH 1
6702 
6703 #define ALT_MON_GPIO_CFG_REG1_PORTD_SINGLE_CTL_SET_MSK 0x00000080
6704 
6705 #define ALT_MON_GPIO_CFG_REG1_PORTD_SINGLE_CTL_CLR_MSK 0xffffff7f
6706 
6707 #define ALT_MON_GPIO_CFG_REG1_PORTD_SINGLE_CTL_RESET 0x1
6708 
6709 #define ALT_MON_GPIO_CFG_REG1_PORTD_SINGLE_CTL_GET(value) (((value) & 0x00000080) >> 7)
6710 
6711 #define ALT_MON_GPIO_CFG_REG1_PORTD_SINGLE_CTL_SET(value) (((value) << 7) & 0x00000080)
6712 
6733 #define ALT_MON_GPIO_CFG_REG1_HW_PORTA_E_PORTANOHARD 0x0
6734 
6736 #define ALT_MON_GPIO_CFG_REG1_HW_PORTA_LSB 8
6737 
6738 #define ALT_MON_GPIO_CFG_REG1_HW_PORTA_MSB 8
6739 
6740 #define ALT_MON_GPIO_CFG_REG1_HW_PORTA_WIDTH 1
6741 
6742 #define ALT_MON_GPIO_CFG_REG1_HW_PORTA_SET_MSK 0x00000100
6743 
6744 #define ALT_MON_GPIO_CFG_REG1_HW_PORTA_CLR_MSK 0xfffffeff
6745 
6746 #define ALT_MON_GPIO_CFG_REG1_HW_PORTA_RESET 0x0
6747 
6748 #define ALT_MON_GPIO_CFG_REG1_HW_PORTA_GET(value) (((value) & 0x00000100) >> 8)
6749 
6750 #define ALT_MON_GPIO_CFG_REG1_HW_PORTA_SET(value) (((value) << 8) & 0x00000100)
6751 
6771 #define ALT_MON_GPIO_CFG_REG1_PORTA_INTR_E_PORTAINTERR 0x1
6772 
6774 #define ALT_MON_GPIO_CFG_REG1_PORTA_INTR_LSB 12
6775 
6776 #define ALT_MON_GPIO_CFG_REG1_PORTA_INTR_MSB 12
6777 
6778 #define ALT_MON_GPIO_CFG_REG1_PORTA_INTR_WIDTH 1
6779 
6780 #define ALT_MON_GPIO_CFG_REG1_PORTA_INTR_SET_MSK 0x00001000
6781 
6782 #define ALT_MON_GPIO_CFG_REG1_PORTA_INTR_CLR_MSK 0xffffefff
6783 
6784 #define ALT_MON_GPIO_CFG_REG1_PORTA_INTR_RESET 0x1
6785 
6786 #define ALT_MON_GPIO_CFG_REG1_PORTA_INTR_GET(value) (((value) & 0x00001000) >> 12)
6787 
6788 #define ALT_MON_GPIO_CFG_REG1_PORTA_INTR_SET(value) (((value) << 12) & 0x00001000)
6789 
6809 #define ALT_MON_GPIO_CFG_REG1_DEBOUNCE_E_DEBOUNCEA_DISD 0x0
6810 
6812 #define ALT_MON_GPIO_CFG_REG1_DEBOUNCE_LSB 13
6813 
6814 #define ALT_MON_GPIO_CFG_REG1_DEBOUNCE_MSB 13
6815 
6816 #define ALT_MON_GPIO_CFG_REG1_DEBOUNCE_WIDTH 1
6817 
6818 #define ALT_MON_GPIO_CFG_REG1_DEBOUNCE_SET_MSK 0x00002000
6819 
6820 #define ALT_MON_GPIO_CFG_REG1_DEBOUNCE_CLR_MSK 0xffffdfff
6821 
6822 #define ALT_MON_GPIO_CFG_REG1_DEBOUNCE_RESET 0x0
6823 
6824 #define ALT_MON_GPIO_CFG_REG1_DEBOUNCE_GET(value) (((value) & 0x00002000) >> 13)
6825 
6826 #define ALT_MON_GPIO_CFG_REG1_DEBOUNCE_SET(value) (((value) << 13) & 0x00002000)
6827 
6847 #define ALT_MON_GPIO_CFG_REG1_ADD_ENC_PARAMS_E_ADDENCPARAMS 0x1
6848 
6850 #define ALT_MON_GPIO_CFG_REG1_ADD_ENC_PARAMS_LSB 14
6851 
6852 #define ALT_MON_GPIO_CFG_REG1_ADD_ENC_PARAMS_MSB 14
6853 
6854 #define ALT_MON_GPIO_CFG_REG1_ADD_ENC_PARAMS_WIDTH 1
6855 
6856 #define ALT_MON_GPIO_CFG_REG1_ADD_ENC_PARAMS_SET_MSK 0x00004000
6857 
6858 #define ALT_MON_GPIO_CFG_REG1_ADD_ENC_PARAMS_CLR_MSK 0xffffbfff
6859 
6860 #define ALT_MON_GPIO_CFG_REG1_ADD_ENC_PARAMS_RESET 0x1
6861 
6862 #define ALT_MON_GPIO_CFG_REG1_ADD_ENC_PARAMS_GET(value) (((value) & 0x00004000) >> 14)
6863 
6864 #define ALT_MON_GPIO_CFG_REG1_ADD_ENC_PARAMS_SET(value) (((value) << 14) & 0x00004000)
6865 
6885 #define ALT_MON_GPIO_CFG_REG1_GPIO_ID_E_IDCODE_EXCLUDED 0x0
6886 
6888 #define ALT_MON_GPIO_CFG_REG1_GPIO_ID_LSB 15
6889 
6890 #define ALT_MON_GPIO_CFG_REG1_GPIO_ID_MSB 15
6891 
6892 #define ALT_MON_GPIO_CFG_REG1_GPIO_ID_WIDTH 1
6893 
6894 #define ALT_MON_GPIO_CFG_REG1_GPIO_ID_SET_MSK 0x00008000
6895 
6896 #define ALT_MON_GPIO_CFG_REG1_GPIO_ID_CLR_MSK 0xffff7fff
6897 
6898 #define ALT_MON_GPIO_CFG_REG1_GPIO_ID_RESET 0x0
6899 
6900 #define ALT_MON_GPIO_CFG_REG1_GPIO_ID_GET(value) (((value) & 0x00008000) >> 15)
6901 
6902 #define ALT_MON_GPIO_CFG_REG1_GPIO_ID_SET(value) (((value) << 15) & 0x00008000)
6903 
6923 #define ALT_MON_GPIO_CFG_REG1_ENC_ID_WIDTH_E_ENCIDWIDTH 0x1f
6924 
6926 #define ALT_MON_GPIO_CFG_REG1_ENC_ID_WIDTH_LSB 16
6927 
6928 #define ALT_MON_GPIO_CFG_REG1_ENC_ID_WIDTH_MSB 20
6929 
6930 #define ALT_MON_GPIO_CFG_REG1_ENC_ID_WIDTH_WIDTH 5
6931 
6932 #define ALT_MON_GPIO_CFG_REG1_ENC_ID_WIDTH_SET_MSK 0x001f0000
6933 
6934 #define ALT_MON_GPIO_CFG_REG1_ENC_ID_WIDTH_CLR_MSK 0xffe0ffff
6935 
6936 #define ALT_MON_GPIO_CFG_REG1_ENC_ID_WIDTH_RESET 0x1f
6937 
6938 #define ALT_MON_GPIO_CFG_REG1_ENC_ID_WIDTH_GET(value) (((value) & 0x001f0000) >> 16)
6939 
6940 #define ALT_MON_GPIO_CFG_REG1_ENC_ID_WIDTH_SET(value) (((value) << 16) & 0x001f0000)
6941 
6942 #ifndef __ASSEMBLY__
6943 
6954 {
6955  const uint32_t apb_data_width : 2;
6956  const uint32_t num_ports : 2;
6957  const uint32_t porta_single_ctl : 1;
6958  const uint32_t portb_single_ctl : 1;
6959  const uint32_t portc_single_ctl : 1;
6960  const uint32_t portd_single_ctl : 1;
6961  const uint32_t hw_porta : 1;
6962  uint32_t : 3;
6963  const uint32_t porta_intr : 1;
6964  const uint32_t debounce : 1;
6965  const uint32_t add_encoded_params : 1;
6966  const uint32_t gpio_id : 1;
6967  const uint32_t encoded_id_width : 5;
6968  uint32_t : 11;
6969 };
6970 
6973 #endif /* __ASSEMBLY__ */
6974 
6976 #define ALT_MON_GPIO_CFG_REG1_OFST 0x74
6977 
6978 #define ALT_MON_GPIO_CFG_REG1_ADDR(base) ALT_CAST(void *, (ALT_CAST(char *, (base)) + ALT_MON_GPIO_CFG_REG1_OFST))
6979 
6980 #ifndef __ASSEMBLY__
6981 
6992 {
6993  volatile uint32_t _pad_0x0_0x2f[12];
7000  volatile uint32_t _pad_0x48_0x4b;
7003  volatile uint32_t _pad_0x54_0x5f[3];
7005  volatile uint32_t _pad_0x64_0x6b[2];
7009  volatile uint32_t _pad_0x78_0x80[2];
7010 };
7011 
7013 typedef volatile struct ALT_MON_s ALT_MON_t;
7016 {
7017  volatile uint32_t _pad_0x0_0x2f[12];
7018  volatile uint32_t gpio_inten;
7019  volatile uint32_t gpio_intmask;
7020  volatile uint32_t gpio_inttype_level;
7021  volatile uint32_t gpio_int_polarity;
7022  volatile uint32_t gpio_intstatus;
7023  volatile uint32_t gpio_raw_intstatus;
7024  volatile uint32_t _pad_0x48_0x4b;
7025  volatile uint32_t gpio_porta_eoi;
7026  volatile uint32_t gpio_ext_porta;
7027  volatile uint32_t _pad_0x54_0x5f[3];
7028  volatile uint32_t gpio_ls_sync;
7029  volatile uint32_t _pad_0x64_0x6b[2];
7030  volatile uint32_t gpio_ver_id_code;
7031  volatile uint32_t gpio_config_reg2;
7032  volatile uint32_t gpio_config_reg1;
7033  volatile uint32_t _pad_0x78_0x80[2];
7034 };
7035 
7037 typedef volatile struct ALT_MON_raw_s ALT_MON_raw_t;
7038 #endif /* __ASSEMBLY__ */
7039 
7041 #ifndef __ASSEMBLY__
7042 
7053 {
7061  volatile uint32_t _pad_0x1c_0x7ff[505];
7062  volatile ALT_MON_t mon;
7063  volatile uint32_t _pad_0x880_0x1000[480];
7064 };
7065 
7067 typedef volatile struct ALT_FPGAMGR_s ALT_FPGAMGR_t;
7070 {
7071  volatile uint32_t stat;
7072  volatile uint32_t ctrl;
7073  volatile uint32_t dclkcnt;
7074  volatile uint32_t dclkstat;
7075  volatile uint32_t gpo;
7076  volatile uint32_t gpi;
7077  volatile uint32_t misci;
7078  volatile uint32_t _pad_0x1c_0x7ff[505];
7079  volatile ALT_MON_raw_t mon;
7080  volatile uint32_t _pad_0x880_0x1000[480];
7081 };
7082 
7084 typedef volatile struct ALT_FPGAMGR_raw_s ALT_FPGAMGR_raw_t;
7085 #endif /* __ASSEMBLY__ */
7086 
7088 #ifdef __cplusplus
7089 }
7090 #endif /* __cplusplus */
7091 #endif /* __ALTERA_ALT_FPGAMGR_H__ */
7092