Altera SoCAL
16.0
The Altera SoC Abstraction Layer (SoCAL) API Reference Manual
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Data Structures
Variables
Typedefs
Groups
alt_pinmux.h
1
/***********************************************************************************
2
* *
3
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4
* *
5
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26
* INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN *
27
* CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) *
28
* ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE *
29
* POSSIBILITY OF SUCH DAMAGE. *
30
* *
31
***********************************************************************************/
32
35
#ifndef __ALT_SOCAL_PINMUX_H__
36
#define __ALT_SOCAL_PINMUX_H__
37
38
#ifndef __ASSEMBLY__
39
#ifdef __cplusplus
40
#include <cstdint>
41
extern
"C"
42
{
43
#else
/* __cplusplus */
44
#include <stdint.h>
45
#endif
/* __cplusplus */
46
#endif
/* __ASSEMBLY__ */
47
112
#define ALT_PINMUX_SHARED_3V_IO_Q1_1_SEL_LSB 0
113
114
#define ALT_PINMUX_SHARED_3V_IO_Q1_1_SEL_MSB 3
115
116
#define ALT_PINMUX_SHARED_3V_IO_Q1_1_SEL_WIDTH 4
117
118
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119
120
#define ALT_PINMUX_SHARED_3V_IO_Q1_1_SEL_CLR_MSK 0xfffffff0
121
122
#define ALT_PINMUX_SHARED_3V_IO_Q1_1_SEL_RESET 0xf
123
124
#define ALT_PINMUX_SHARED_3V_IO_Q1_1_SEL_GET(value) (((value) & 0x0000000f) >> 0)
125
126
#define ALT_PINMUX_SHARED_3V_IO_Q1_1_SEL_SET(value) (((value) << 0) & 0x0000000f)
127
137
#define ALT_PINMUX_SHARED_3V_IO_Q1_1_RSVD_LSB 4
138
139
#define ALT_PINMUX_SHARED_3V_IO_Q1_1_RSVD_MSB 31
140
141
#define ALT_PINMUX_SHARED_3V_IO_Q1_1_RSVD_WIDTH 28
142
143
#define ALT_PINMUX_SHARED_3V_IO_Q1_1_RSVD_SET_MSK 0xfffffff0
144
145
#define ALT_PINMUX_SHARED_3V_IO_Q1_1_RSVD_CLR_MSK 0x0000000f
146
147
#define ALT_PINMUX_SHARED_3V_IO_Q1_1_RSVD_RESET 0x0
148
149
#define ALT_PINMUX_SHARED_3V_IO_Q1_1_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
150
151
#define ALT_PINMUX_SHARED_3V_IO_Q1_1_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
152
153
#ifndef __ASSEMBLY__
154
164
struct
ALT_PINMUX_SHARED_3V_IO_Q1_1_s
165
{
166
uint32_t
sel
: 4;
167
const
uint32_t
Reserved
: 28;
168
};
169
171
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q1_1_s
ALT_PINMUX_SHARED_3V_IO_Q1_1_t
;
172
#endif
/* __ASSEMBLY__ */
173
175
#define ALT_PINMUX_SHARED_3V_IO_Q1_1_RESET 0x0000000f
176
177
#define ALT_PINMUX_SHARED_3V_IO_Q1_1_OFST 0x0
178
239
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240
241
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242
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244
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248
249
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250
251
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252
253
#define ALT_PINMUX_SHARED_3V_IO_Q1_2_SEL_SET(value) (((value) << 0) & 0x0000000f)
254
264
#define ALT_PINMUX_SHARED_3V_IO_Q1_2_RSVD_LSB 4
265
266
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267
268
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271
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275
276
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277
278
#define ALT_PINMUX_SHARED_3V_IO_Q1_2_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
279
280
#ifndef __ASSEMBLY__
281
291
struct
ALT_PINMUX_SHARED_3V_IO_Q1_2_s
292
{
293
uint32_t
sel
: 4;
294
const
uint32_t
Reserved
: 28;
295
};
296
298
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q1_2_s
ALT_PINMUX_SHARED_3V_IO_Q1_2_t
;
299
#endif
/* __ASSEMBLY__ */
300
302
#define ALT_PINMUX_SHARED_3V_IO_Q1_2_RESET 0x0000000f
303
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305
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367
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375
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381
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398
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404
405
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406
407
#ifndef __ASSEMBLY__
408
418
struct
ALT_PINMUX_SHARED_3V_IO_Q1_3_s
419
{
420
uint32_t
sel
: 4;
421
const
uint32_t
Reserved
: 28;
422
};
423
425
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q1_3_s
ALT_PINMUX_SHARED_3V_IO_Q1_3_t
;
426
#endif
/* __ASSEMBLY__ */
427
429
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430
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502
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506
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508
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519
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530
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531
532
#define ALT_PINMUX_SHARED_3V_IO_Q1_4_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
533
534
#ifndef __ASSEMBLY__
535
545
struct
ALT_PINMUX_SHARED_3V_IO_Q1_4_s
546
{
547
uint32_t
sel
: 4;
548
const
uint32_t
Reserved
: 28;
549
};
550
552
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q1_4_s
ALT_PINMUX_SHARED_3V_IO_Q1_4_t
;
553
#endif
/* __ASSEMBLY__ */
554
556
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557
558
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559
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621
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623
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633
634
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635
645
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652
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658
659
#define ALT_PINMUX_SHARED_3V_IO_Q1_5_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
660
661
#ifndef __ASSEMBLY__
662
672
struct
ALT_PINMUX_SHARED_3V_IO_Q1_5_s
673
{
674
uint32_t
sel
: 4;
675
const
uint32_t
Reserved
: 28;
676
};
677
679
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q1_5_s
ALT_PINMUX_SHARED_3V_IO_Q1_5_t
;
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#endif
/* __ASSEMBLY__ */
681
683
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684
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748
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750
751
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752
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#define ALT_PINMUX_SHARED_3V_IO_Q1_6_SEL_CLR_MSK 0xfffffff0
756
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760
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762
772
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773
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#define ALT_PINMUX_SHARED_3V_IO_Q1_6_RSVD_MSB 31
775
776
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779
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781
782
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783
784
#define ALT_PINMUX_SHARED_3V_IO_Q1_6_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
785
786
#define ALT_PINMUX_SHARED_3V_IO_Q1_6_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
787
788
#ifndef __ASSEMBLY__
789
799
struct
ALT_PINMUX_SHARED_3V_IO_Q1_6_s
800
{
801
uint32_t
sel
: 4;
802
const
uint32_t
Reserved
: 28;
803
};
804
806
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q1_6_s
ALT_PINMUX_SHARED_3V_IO_Q1_6_t
;
807
#endif
/* __ASSEMBLY__ */
808
810
#define ALT_PINMUX_SHARED_3V_IO_Q1_6_RESET 0x0000000f
811
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813
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875
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#define ALT_PINMUX_SHARED_3V_IO_Q1_7_SEL_MSB 3
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879
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#define ALT_PINMUX_SHARED_3V_IO_Q1_7_SEL_SET_MSK 0x0000000f
881
882
#define ALT_PINMUX_SHARED_3V_IO_Q1_7_SEL_CLR_MSK 0xfffffff0
883
884
#define ALT_PINMUX_SHARED_3V_IO_Q1_7_SEL_RESET 0xf
885
886
#define ALT_PINMUX_SHARED_3V_IO_Q1_7_SEL_GET(value) (((value) & 0x0000000f) >> 0)
887
888
#define ALT_PINMUX_SHARED_3V_IO_Q1_7_SEL_SET(value) (((value) << 0) & 0x0000000f)
889
899
#define ALT_PINMUX_SHARED_3V_IO_Q1_7_RSVD_LSB 4
900
901
#define ALT_PINMUX_SHARED_3V_IO_Q1_7_RSVD_MSB 31
902
903
#define ALT_PINMUX_SHARED_3V_IO_Q1_7_RSVD_WIDTH 28
904
905
#define ALT_PINMUX_SHARED_3V_IO_Q1_7_RSVD_SET_MSK 0xfffffff0
906
907
#define ALT_PINMUX_SHARED_3V_IO_Q1_7_RSVD_CLR_MSK 0x0000000f
908
909
#define ALT_PINMUX_SHARED_3V_IO_Q1_7_RSVD_RESET 0x0
910
911
#define ALT_PINMUX_SHARED_3V_IO_Q1_7_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
912
913
#define ALT_PINMUX_SHARED_3V_IO_Q1_7_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
914
915
#ifndef __ASSEMBLY__
916
926
struct
ALT_PINMUX_SHARED_3V_IO_Q1_7_s
927
{
928
uint32_t
sel
: 4;
929
const
uint32_t
Reserved
: 28;
930
};
931
933
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q1_7_s
ALT_PINMUX_SHARED_3V_IO_Q1_7_t
;
934
#endif
/* __ASSEMBLY__ */
935
937
#define ALT_PINMUX_SHARED_3V_IO_Q1_7_RESET 0x0000000f
938
939
#define ALT_PINMUX_SHARED_3V_IO_Q1_7_OFST 0x18
940
1001
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_SEL_LSB 0
1002
1003
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_SEL_MSB 3
1004
1005
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_SEL_WIDTH 4
1006
1007
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_SEL_SET_MSK 0x0000000f
1008
1009
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_SEL_CLR_MSK 0xfffffff0
1010
1011
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_SEL_RESET 0xf
1012
1013
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_SEL_GET(value) (((value) & 0x0000000f) >> 0)
1014
1015
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_SEL_SET(value) (((value) << 0) & 0x0000000f)
1016
1026
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_RSVD_LSB 4
1027
1028
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_RSVD_MSB 31
1029
1030
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_RSVD_WIDTH 28
1031
1032
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_RSVD_SET_MSK 0xfffffff0
1033
1034
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_RSVD_CLR_MSK 0x0000000f
1035
1036
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_RSVD_RESET 0x0
1037
1038
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
1039
1040
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
1041
1042
#ifndef __ASSEMBLY__
1043
1053
struct
ALT_PINMUX_SHARED_3V_IO_Q1_8_s
1054
{
1055
uint32_t
sel
: 4;
1056
const
uint32_t
Reserved
: 28;
1057
};
1058
1060
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q1_8_s
ALT_PINMUX_SHARED_3V_IO_Q1_8_t
;
1061
#endif
/* __ASSEMBLY__ */
1062
1064
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_RESET 0x0000000f
1065
1066
#define ALT_PINMUX_SHARED_3V_IO_Q1_8_OFST 0x1c
1067
1128
#define ALT_PINMUX_SHARED_3V_IO_Q1_9_SEL_LSB 0
1129
1130
#define ALT_PINMUX_SHARED_3V_IO_Q1_9_SEL_MSB 3
1131
1132
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1133
1134
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1135
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1137
1138
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1139
1140
#define ALT_PINMUX_SHARED_3V_IO_Q1_9_SEL_GET(value) (((value) & 0x0000000f) >> 0)
1141
1142
#define ALT_PINMUX_SHARED_3V_IO_Q1_9_SEL_SET(value) (((value) << 0) & 0x0000000f)
1143
1153
#define ALT_PINMUX_SHARED_3V_IO_Q1_9_RSVD_LSB 4
1154
1155
#define ALT_PINMUX_SHARED_3V_IO_Q1_9_RSVD_MSB 31
1156
1157
#define ALT_PINMUX_SHARED_3V_IO_Q1_9_RSVD_WIDTH 28
1158
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1160
1161
#define ALT_PINMUX_SHARED_3V_IO_Q1_9_RSVD_CLR_MSK 0x0000000f
1162
1163
#define ALT_PINMUX_SHARED_3V_IO_Q1_9_RSVD_RESET 0x0
1164
1165
#define ALT_PINMUX_SHARED_3V_IO_Q1_9_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
1166
1167
#define ALT_PINMUX_SHARED_3V_IO_Q1_9_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
1168
1169
#ifndef __ASSEMBLY__
1170
1180
struct
ALT_PINMUX_SHARED_3V_IO_Q1_9_s
1181
{
1182
uint32_t
sel
: 4;
1183
const
uint32_t
Reserved
: 28;
1184
};
1185
1187
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q1_9_s
ALT_PINMUX_SHARED_3V_IO_Q1_9_t
;
1188
#endif
/* __ASSEMBLY__ */
1189
1191
#define ALT_PINMUX_SHARED_3V_IO_Q1_9_RESET 0x0000000f
1192
1193
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1194
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#define ALT_PINMUX_SHARED_3V_IO_Q1_10_SEL_LSB 0
1256
1257
#define ALT_PINMUX_SHARED_3V_IO_Q1_10_SEL_MSB 3
1258
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1260
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1264
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1266
1267
#define ALT_PINMUX_SHARED_3V_IO_Q1_10_SEL_GET(value) (((value) & 0x0000000f) >> 0)
1268
1269
#define ALT_PINMUX_SHARED_3V_IO_Q1_10_SEL_SET(value) (((value) << 0) & 0x0000000f)
1270
1280
#define ALT_PINMUX_SHARED_3V_IO_Q1_10_RSVD_LSB 4
1281
1282
#define ALT_PINMUX_SHARED_3V_IO_Q1_10_RSVD_MSB 31
1283
1284
#define ALT_PINMUX_SHARED_3V_IO_Q1_10_RSVD_WIDTH 28
1285
1286
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1287
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#define ALT_PINMUX_SHARED_3V_IO_Q1_10_RSVD_RESET 0x0
1291
1292
#define ALT_PINMUX_SHARED_3V_IO_Q1_10_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
1293
1294
#define ALT_PINMUX_SHARED_3V_IO_Q1_10_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
1295
1296
#ifndef __ASSEMBLY__
1297
1307
struct
ALT_PINMUX_SHARED_3V_IO_Q1_10_s
1308
{
1309
uint32_t
sel
: 4;
1310
const
uint32_t
Reserved
: 28;
1311
};
1312
1314
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q1_10_s
ALT_PINMUX_SHARED_3V_IO_Q1_10_t
;
1315
#endif
/* __ASSEMBLY__ */
1316
1318
#define ALT_PINMUX_SHARED_3V_IO_Q1_10_RESET 0x0000000f
1319
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1321
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#define ALT_PINMUX_SHARED_3V_IO_Q1_11_SEL_LSB 0
1383
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#define ALT_PINMUX_SHARED_3V_IO_Q1_11_SEL_MSB 3
1385
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1387
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1389
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1391
1392
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1393
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#define ALT_PINMUX_SHARED_3V_IO_Q1_11_SEL_GET(value) (((value) & 0x0000000f) >> 0)
1395
1396
#define ALT_PINMUX_SHARED_3V_IO_Q1_11_SEL_SET(value) (((value) << 0) & 0x0000000f)
1397
1407
#define ALT_PINMUX_SHARED_3V_IO_Q1_11_RSVD_LSB 4
1408
1409
#define ALT_PINMUX_SHARED_3V_IO_Q1_11_RSVD_MSB 31
1410
1411
#define ALT_PINMUX_SHARED_3V_IO_Q1_11_RSVD_WIDTH 28
1412
1413
#define ALT_PINMUX_SHARED_3V_IO_Q1_11_RSVD_SET_MSK 0xfffffff0
1414
1415
#define ALT_PINMUX_SHARED_3V_IO_Q1_11_RSVD_CLR_MSK 0x0000000f
1416
1417
#define ALT_PINMUX_SHARED_3V_IO_Q1_11_RSVD_RESET 0x0
1418
1419
#define ALT_PINMUX_SHARED_3V_IO_Q1_11_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
1420
1421
#define ALT_PINMUX_SHARED_3V_IO_Q1_11_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
1422
1423
#ifndef __ASSEMBLY__
1424
1434
struct
ALT_PINMUX_SHARED_3V_IO_Q1_11_s
1435
{
1436
uint32_t
sel
: 4;
1437
const
uint32_t
Reserved
: 28;
1438
};
1439
1441
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q1_11_s
ALT_PINMUX_SHARED_3V_IO_Q1_11_t
;
1442
#endif
/* __ASSEMBLY__ */
1443
1445
#define ALT_PINMUX_SHARED_3V_IO_Q1_11_RESET 0x0000000f
1446
1447
#define ALT_PINMUX_SHARED_3V_IO_Q1_11_OFST 0x28
1448
1509
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_SEL_LSB 0
1510
1511
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_SEL_MSB 3
1512
1513
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_SEL_WIDTH 4
1514
1515
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_SEL_SET_MSK 0x0000000f
1516
1517
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_SEL_CLR_MSK 0xfffffff0
1518
1519
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_SEL_RESET 0xf
1520
1521
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_SEL_GET(value) (((value) & 0x0000000f) >> 0)
1522
1523
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_SEL_SET(value) (((value) << 0) & 0x0000000f)
1524
1534
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_RSVD_LSB 4
1535
1536
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_RSVD_MSB 31
1537
1538
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_RSVD_WIDTH 28
1539
1540
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_RSVD_SET_MSK 0xfffffff0
1541
1542
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_RSVD_CLR_MSK 0x0000000f
1543
1544
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_RSVD_RESET 0x0
1545
1546
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
1547
1548
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
1549
1550
#ifndef __ASSEMBLY__
1551
1561
struct
ALT_PINMUX_SHARED_3V_IO_Q1_12_s
1562
{
1563
uint32_t
sel
: 4;
1564
const
uint32_t
Reserved
: 28;
1565
};
1566
1568
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q1_12_s
ALT_PINMUX_SHARED_3V_IO_Q1_12_t
;
1569
#endif
/* __ASSEMBLY__ */
1570
1572
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_RESET 0x0000000f
1573
1574
#define ALT_PINMUX_SHARED_3V_IO_Q1_12_OFST 0x2c
1575
1636
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_SEL_LSB 0
1637
1638
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_SEL_MSB 3
1639
1640
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_SEL_WIDTH 4
1641
1642
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_SEL_SET_MSK 0x0000000f
1643
1644
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_SEL_CLR_MSK 0xfffffff0
1645
1646
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_SEL_RESET 0xf
1647
1648
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_SEL_GET(value) (((value) & 0x0000000f) >> 0)
1649
1650
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_SEL_SET(value) (((value) << 0) & 0x0000000f)
1651
1661
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_RSVD_LSB 4
1662
1663
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_RSVD_MSB 31
1664
1665
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_RSVD_WIDTH 28
1666
1667
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_RSVD_SET_MSK 0xfffffff0
1668
1669
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_RSVD_CLR_MSK 0x0000000f
1670
1671
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_RSVD_RESET 0x0
1672
1673
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
1674
1675
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
1676
1677
#ifndef __ASSEMBLY__
1678
1688
struct
ALT_PINMUX_SHARED_3V_IO_Q2_1_s
1689
{
1690
uint32_t
sel
: 4;
1691
const
uint32_t
Reserved
: 28;
1692
};
1693
1695
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q2_1_s
ALT_PINMUX_SHARED_3V_IO_Q2_1_t
;
1696
#endif
/* __ASSEMBLY__ */
1697
1699
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_RESET 0x0000000f
1700
1701
#define ALT_PINMUX_SHARED_3V_IO_Q2_1_OFST 0x30
1702
1763
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_SEL_LSB 0
1764
1765
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_SEL_MSB 3
1766
1767
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_SEL_WIDTH 4
1768
1769
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_SEL_SET_MSK 0x0000000f
1770
1771
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_SEL_CLR_MSK 0xfffffff0
1772
1773
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_SEL_RESET 0xf
1774
1775
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_SEL_GET(value) (((value) & 0x0000000f) >> 0)
1776
1777
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_SEL_SET(value) (((value) << 0) & 0x0000000f)
1778
1788
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_RSVD_LSB 4
1789
1790
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_RSVD_MSB 31
1791
1792
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_RSVD_WIDTH 28
1793
1794
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_RSVD_SET_MSK 0xfffffff0
1795
1796
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_RSVD_CLR_MSK 0x0000000f
1797
1798
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_RSVD_RESET 0x0
1799
1800
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
1801
1802
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
1803
1804
#ifndef __ASSEMBLY__
1805
1815
struct
ALT_PINMUX_SHARED_3V_IO_Q2_2_s
1816
{
1817
uint32_t
sel
: 4;
1818
const
uint32_t
Reserved
: 28;
1819
};
1820
1822
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q2_2_s
ALT_PINMUX_SHARED_3V_IO_Q2_2_t
;
1823
#endif
/* __ASSEMBLY__ */
1824
1826
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_RESET 0x0000000f
1827
1828
#define ALT_PINMUX_SHARED_3V_IO_Q2_2_OFST 0x34
1829
1890
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_SEL_LSB 0
1891
1892
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_SEL_MSB 3
1893
1894
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_SEL_WIDTH 4
1895
1896
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_SEL_SET_MSK 0x0000000f
1897
1898
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_SEL_CLR_MSK 0xfffffff0
1899
1900
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_SEL_RESET 0xf
1901
1902
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_SEL_GET(value) (((value) & 0x0000000f) >> 0)
1903
1904
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_SEL_SET(value) (((value) << 0) & 0x0000000f)
1905
1915
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_RSVD_LSB 4
1916
1917
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_RSVD_MSB 31
1918
1919
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_RSVD_WIDTH 28
1920
1921
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_RSVD_SET_MSK 0xfffffff0
1922
1923
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_RSVD_CLR_MSK 0x0000000f
1924
1925
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_RSVD_RESET 0x0
1926
1927
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
1928
1929
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
1930
1931
#ifndef __ASSEMBLY__
1932
1942
struct
ALT_PINMUX_SHARED_3V_IO_Q2_3_s
1943
{
1944
uint32_t
sel
: 4;
1945
const
uint32_t
Reserved
: 28;
1946
};
1947
1949
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q2_3_s
ALT_PINMUX_SHARED_3V_IO_Q2_3_t
;
1950
#endif
/* __ASSEMBLY__ */
1951
1953
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_RESET 0x0000000f
1954
1955
#define ALT_PINMUX_SHARED_3V_IO_Q2_3_OFST 0x38
1956
2017
#define ALT_PINMUX_SHARED_3V_IO_Q2_4_SEL_LSB 0
2018
2019
#define ALT_PINMUX_SHARED_3V_IO_Q2_4_SEL_MSB 3
2020
2021
#define ALT_PINMUX_SHARED_3V_IO_Q2_4_SEL_WIDTH 4
2022
2023
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2024
2025
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2026
2027
#define ALT_PINMUX_SHARED_3V_IO_Q2_4_SEL_RESET 0xf
2028
2029
#define ALT_PINMUX_SHARED_3V_IO_Q2_4_SEL_GET(value) (((value) & 0x0000000f) >> 0)
2030
2031
#define ALT_PINMUX_SHARED_3V_IO_Q2_4_SEL_SET(value) (((value) << 0) & 0x0000000f)
2032
2042
#define ALT_PINMUX_SHARED_3V_IO_Q2_4_RSVD_LSB 4
2043
2044
#define ALT_PINMUX_SHARED_3V_IO_Q2_4_RSVD_MSB 31
2045
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#define ALT_PINMUX_SHARED_3V_IO_Q2_4_RSVD_WIDTH 28
2047
2048
#define ALT_PINMUX_SHARED_3V_IO_Q2_4_RSVD_SET_MSK 0xfffffff0
2049
2050
#define ALT_PINMUX_SHARED_3V_IO_Q2_4_RSVD_CLR_MSK 0x0000000f
2051
2052
#define ALT_PINMUX_SHARED_3V_IO_Q2_4_RSVD_RESET 0x0
2053
2054
#define ALT_PINMUX_SHARED_3V_IO_Q2_4_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
2055
2056
#define ALT_PINMUX_SHARED_3V_IO_Q2_4_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
2057
2058
#ifndef __ASSEMBLY__
2059
2069
struct
ALT_PINMUX_SHARED_3V_IO_Q2_4_s
2070
{
2071
uint32_t
sel
: 4;
2072
const
uint32_t
Reserved
: 28;
2073
};
2074
2076
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q2_4_s
ALT_PINMUX_SHARED_3V_IO_Q2_4_t
;
2077
#endif
/* __ASSEMBLY__ */
2078
2080
#define ALT_PINMUX_SHARED_3V_IO_Q2_4_RESET 0x0000000f
2081
2082
#define ALT_PINMUX_SHARED_3V_IO_Q2_4_OFST 0x3c
2083
2144
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2145
2146
#define ALT_PINMUX_SHARED_3V_IO_Q2_5_SEL_MSB 3
2147
2148
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2149
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2151
2152
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2153
2154
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2155
2156
#define ALT_PINMUX_SHARED_3V_IO_Q2_5_SEL_GET(value) (((value) & 0x0000000f) >> 0)
2157
2158
#define ALT_PINMUX_SHARED_3V_IO_Q2_5_SEL_SET(value) (((value) << 0) & 0x0000000f)
2159
2169
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2170
2171
#define ALT_PINMUX_SHARED_3V_IO_Q2_5_RSVD_MSB 31
2172
2173
#define ALT_PINMUX_SHARED_3V_IO_Q2_5_RSVD_WIDTH 28
2174
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2176
2177
#define ALT_PINMUX_SHARED_3V_IO_Q2_5_RSVD_CLR_MSK 0x0000000f
2178
2179
#define ALT_PINMUX_SHARED_3V_IO_Q2_5_RSVD_RESET 0x0
2180
2181
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2182
2183
#define ALT_PINMUX_SHARED_3V_IO_Q2_5_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
2184
2185
#ifndef __ASSEMBLY__
2186
2196
struct
ALT_PINMUX_SHARED_3V_IO_Q2_5_s
2197
{
2198
uint32_t
sel
: 4;
2199
const
uint32_t
Reserved
: 28;
2200
};
2201
2203
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q2_5_s
ALT_PINMUX_SHARED_3V_IO_Q2_5_t
;
2204
#endif
/* __ASSEMBLY__ */
2205
2207
#define ALT_PINMUX_SHARED_3V_IO_Q2_5_RESET 0x0000000f
2208
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2210
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#define ALT_PINMUX_SHARED_3V_IO_Q2_6_SEL_LSB 0
2272
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2274
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2276
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2282
2283
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2284
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2286
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2297
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2301
2302
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2303
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2305
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#define ALT_PINMUX_SHARED_3V_IO_Q2_6_RSVD_RESET 0x0
2307
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#define ALT_PINMUX_SHARED_3V_IO_Q2_6_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
2309
2310
#define ALT_PINMUX_SHARED_3V_IO_Q2_6_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
2311
2312
#ifndef __ASSEMBLY__
2313
2323
struct
ALT_PINMUX_SHARED_3V_IO_Q2_6_s
2324
{
2325
uint32_t
sel
: 4;
2326
const
uint32_t
Reserved
: 28;
2327
};
2328
2330
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q2_6_s
ALT_PINMUX_SHARED_3V_IO_Q2_6_t
;
2331
#endif
/* __ASSEMBLY__ */
2332
2334
#define ALT_PINMUX_SHARED_3V_IO_Q2_6_RESET 0x0000000f
2335
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2337
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2399
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2401
2402
#define ALT_PINMUX_SHARED_3V_IO_Q2_7_SEL_WIDTH 4
2403
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2407
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2409
2410
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2411
2412
#define ALT_PINMUX_SHARED_3V_IO_Q2_7_SEL_SET(value) (((value) << 0) & 0x0000000f)
2413
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#define ALT_PINMUX_SHARED_3V_IO_Q2_7_RSVD_LSB 4
2424
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#define ALT_PINMUX_SHARED_3V_IO_Q2_7_RSVD_MSB 31
2426
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2428
2429
#define ALT_PINMUX_SHARED_3V_IO_Q2_7_RSVD_SET_MSK 0xfffffff0
2430
2431
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#define ALT_PINMUX_SHARED_3V_IO_Q2_7_RSVD_RESET 0x0
2434
2435
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2436
2437
#define ALT_PINMUX_SHARED_3V_IO_Q2_7_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
2438
2439
#ifndef __ASSEMBLY__
2440
2450
struct
ALT_PINMUX_SHARED_3V_IO_Q2_7_s
2451
{
2452
uint32_t
sel
: 4;
2453
const
uint32_t
Reserved
: 28;
2454
};
2455
2457
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q2_7_s
ALT_PINMUX_SHARED_3V_IO_Q2_7_t
;
2458
#endif
/* __ASSEMBLY__ */
2459
2461
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2462
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2464
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#define ALT_PINMUX_SHARED_3V_IO_Q2_8_SEL_LSB 0
2526
2527
#define ALT_PINMUX_SHARED_3V_IO_Q2_8_SEL_MSB 3
2528
2529
#define ALT_PINMUX_SHARED_3V_IO_Q2_8_SEL_WIDTH 4
2530
2531
#define ALT_PINMUX_SHARED_3V_IO_Q2_8_SEL_SET_MSK 0x0000000f
2532
2533
#define ALT_PINMUX_SHARED_3V_IO_Q2_8_SEL_CLR_MSK 0xfffffff0
2534
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2536
2537
#define ALT_PINMUX_SHARED_3V_IO_Q2_8_SEL_GET(value) (((value) & 0x0000000f) >> 0)
2538
2539
#define ALT_PINMUX_SHARED_3V_IO_Q2_8_SEL_SET(value) (((value) << 0) & 0x0000000f)
2540
2550
#define ALT_PINMUX_SHARED_3V_IO_Q2_8_RSVD_LSB 4
2551
2552
#define ALT_PINMUX_SHARED_3V_IO_Q2_8_RSVD_MSB 31
2553
2554
#define ALT_PINMUX_SHARED_3V_IO_Q2_8_RSVD_WIDTH 28
2555
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#define ALT_PINMUX_SHARED_3V_IO_Q2_8_RSVD_SET_MSK 0xfffffff0
2557
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#define ALT_PINMUX_SHARED_3V_IO_Q2_8_RSVD_CLR_MSK 0x0000000f
2559
2560
#define ALT_PINMUX_SHARED_3V_IO_Q2_8_RSVD_RESET 0x0
2561
2562
#define ALT_PINMUX_SHARED_3V_IO_Q2_8_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
2563
2564
#define ALT_PINMUX_SHARED_3V_IO_Q2_8_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
2565
2566
#ifndef __ASSEMBLY__
2567
2577
struct
ALT_PINMUX_SHARED_3V_IO_Q2_8_s
2578
{
2579
uint32_t
sel
: 4;
2580
const
uint32_t
Reserved
: 28;
2581
};
2582
2584
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q2_8_s
ALT_PINMUX_SHARED_3V_IO_Q2_8_t
;
2585
#endif
/* __ASSEMBLY__ */
2586
2588
#define ALT_PINMUX_SHARED_3V_IO_Q2_8_RESET 0x0000000f
2589
2590
#define ALT_PINMUX_SHARED_3V_IO_Q2_8_OFST 0x4c
2591
2652
#define ALT_PINMUX_SHARED_3V_IO_Q2_9_SEL_LSB 0
2653
2654
#define ALT_PINMUX_SHARED_3V_IO_Q2_9_SEL_MSB 3
2655
2656
#define ALT_PINMUX_SHARED_3V_IO_Q2_9_SEL_WIDTH 4
2657
2658
#define ALT_PINMUX_SHARED_3V_IO_Q2_9_SEL_SET_MSK 0x0000000f
2659
2660
#define ALT_PINMUX_SHARED_3V_IO_Q2_9_SEL_CLR_MSK 0xfffffff0
2661
2662
#define ALT_PINMUX_SHARED_3V_IO_Q2_9_SEL_RESET 0xf
2663
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#define ALT_PINMUX_SHARED_3V_IO_Q2_9_SEL_GET(value) (((value) & 0x0000000f) >> 0)
2665
2666
#define ALT_PINMUX_SHARED_3V_IO_Q2_9_SEL_SET(value) (((value) << 0) & 0x0000000f)
2667
2677
#define ALT_PINMUX_SHARED_3V_IO_Q2_9_RSVD_LSB 4
2678
2679
#define ALT_PINMUX_SHARED_3V_IO_Q2_9_RSVD_MSB 31
2680
2681
#define ALT_PINMUX_SHARED_3V_IO_Q2_9_RSVD_WIDTH 28
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2684
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#define ALT_PINMUX_SHARED_3V_IO_Q2_9_RSVD_CLR_MSK 0x0000000f
2686
2687
#define ALT_PINMUX_SHARED_3V_IO_Q2_9_RSVD_RESET 0x0
2688
2689
#define ALT_PINMUX_SHARED_3V_IO_Q2_9_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
2690
2691
#define ALT_PINMUX_SHARED_3V_IO_Q2_9_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
2692
2693
#ifndef __ASSEMBLY__
2694
2704
struct
ALT_PINMUX_SHARED_3V_IO_Q2_9_s
2705
{
2706
uint32_t
sel
: 4;
2707
const
uint32_t
Reserved
: 28;
2708
};
2709
2711
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q2_9_s
ALT_PINMUX_SHARED_3V_IO_Q2_9_t
;
2712
#endif
/* __ASSEMBLY__ */
2713
2715
#define ALT_PINMUX_SHARED_3V_IO_Q2_9_RESET 0x0000000f
2716
2717
#define ALT_PINMUX_SHARED_3V_IO_Q2_9_OFST 0x50
2718
2779
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_SEL_LSB 0
2780
2781
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_SEL_MSB 3
2782
2783
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_SEL_WIDTH 4
2784
2785
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_SEL_SET_MSK 0x0000000f
2786
2787
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_SEL_CLR_MSK 0xfffffff0
2788
2789
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_SEL_RESET 0xf
2790
2791
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_SEL_GET(value) (((value) & 0x0000000f) >> 0)
2792
2793
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_SEL_SET(value) (((value) << 0) & 0x0000000f)
2794
2804
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_RSVD_LSB 4
2805
2806
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_RSVD_MSB 31
2807
2808
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_RSVD_WIDTH 28
2809
2810
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_RSVD_SET_MSK 0xfffffff0
2811
2812
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_RSVD_CLR_MSK 0x0000000f
2813
2814
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_RSVD_RESET 0x0
2815
2816
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
2817
2818
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
2819
2820
#ifndef __ASSEMBLY__
2821
2831
struct
ALT_PINMUX_SHARED_3V_IO_Q2_10_s
2832
{
2833
uint32_t
sel
: 4;
2834
const
uint32_t
Reserved
: 28;
2835
};
2836
2838
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q2_10_s
ALT_PINMUX_SHARED_3V_IO_Q2_10_t
;
2839
#endif
/* __ASSEMBLY__ */
2840
2842
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_RESET 0x0000000f
2843
2844
#define ALT_PINMUX_SHARED_3V_IO_Q2_10_OFST 0x54
2845
2906
#define ALT_PINMUX_SHARED_3V_IO_Q2_11_SEL_LSB 0
2907
2908
#define ALT_PINMUX_SHARED_3V_IO_Q2_11_SEL_MSB 3
2909
2910
#define ALT_PINMUX_SHARED_3V_IO_Q2_11_SEL_WIDTH 4
2911
2912
#define ALT_PINMUX_SHARED_3V_IO_Q2_11_SEL_SET_MSK 0x0000000f
2913
2914
#define ALT_PINMUX_SHARED_3V_IO_Q2_11_SEL_CLR_MSK 0xfffffff0
2915
2916
#define ALT_PINMUX_SHARED_3V_IO_Q2_11_SEL_RESET 0xf
2917
2918
#define ALT_PINMUX_SHARED_3V_IO_Q2_11_SEL_GET(value) (((value) & 0x0000000f) >> 0)
2919
2920
#define ALT_PINMUX_SHARED_3V_IO_Q2_11_SEL_SET(value) (((value) << 0) & 0x0000000f)
2921
2931
#define ALT_PINMUX_SHARED_3V_IO_Q2_11_RSVD_LSB 4
2932
2933
#define ALT_PINMUX_SHARED_3V_IO_Q2_11_RSVD_MSB 31
2934
2935
#define ALT_PINMUX_SHARED_3V_IO_Q2_11_RSVD_WIDTH 28
2936
2937
#define ALT_PINMUX_SHARED_3V_IO_Q2_11_RSVD_SET_MSK 0xfffffff0
2938
2939
#define ALT_PINMUX_SHARED_3V_IO_Q2_11_RSVD_CLR_MSK 0x0000000f
2940
2941
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2942
2943
#define ALT_PINMUX_SHARED_3V_IO_Q2_11_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
2944
2945
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2946
2947
#ifndef __ASSEMBLY__
2948
2958
struct
ALT_PINMUX_SHARED_3V_IO_Q2_11_s
2959
{
2960
uint32_t
sel
: 4;
2961
const
uint32_t
Reserved
: 28;
2962
};
2963
2965
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volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q2_11_s
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;
2966
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/* __ASSEMBLY__ */
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3046
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3048
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3073
3074
#ifndef __ASSEMBLY__
3075
3085
struct
ALT_PINMUX_SHARED_3V_IO_Q2_12_s
3086
{
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sel
: 4;
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const
uint32_t
Reserved
: 28;
3089
};
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3092
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volatile
struct
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;
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/* __ASSEMBLY__ */
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3200
3201
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3202
3212
struct
ALT_PINMUX_SHARED_3V_IO_Q3_1_s
3213
{
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sel
: 4;
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const
uint32_t
Reserved
: 28;
3216
};
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3219
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volatile
struct
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;
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/* __ASSEMBLY__ */
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3325
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3327
3328
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3329
3339
struct
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{
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sel
: 4;
3342
const
uint32_t
Reserved
: 28;
3343
};
3344
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typedef
volatile
struct
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ALT_PINMUX_SHARED_3V_IO_Q3_2_t
;
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/* __ASSEMBLY__ */
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3446
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#define ALT_PINMUX_SHARED_3V_IO_Q3_3_RSVD_CLR_MSK 0x0000000f
3448
3449
#define ALT_PINMUX_SHARED_3V_IO_Q3_3_RSVD_RESET 0x0
3450
3451
#define ALT_PINMUX_SHARED_3V_IO_Q3_3_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
3452
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3454
3455
#ifndef __ASSEMBLY__
3456
3466
struct
ALT_PINMUX_SHARED_3V_IO_Q3_3_s
3467
{
3468
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sel
: 4;
3469
const
uint32_t
Reserved
: 28;
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};
3471
3473
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q3_3_s
ALT_PINMUX_SHARED_3V_IO_Q3_3_t
;
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#endif
/* __ASSEMBLY__ */
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3554
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3566
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3579
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#define ALT_PINMUX_SHARED_3V_IO_Q3_4_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
3581
3582
#ifndef __ASSEMBLY__
3583
3593
struct
ALT_PINMUX_SHARED_3V_IO_Q3_4_s
3594
{
3595
uint32_t
sel
: 4;
3596
const
uint32_t
Reserved
: 28;
3597
};
3598
3600
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q3_4_s
ALT_PINMUX_SHARED_3V_IO_Q3_4_t
;
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#endif
/* __ASSEMBLY__ */
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3681
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3706
3707
#define ALT_PINMUX_SHARED_3V_IO_Q3_5_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
3708
3709
#ifndef __ASSEMBLY__
3710
3720
struct
ALT_PINMUX_SHARED_3V_IO_Q3_5_s
3721
{
3722
uint32_t
sel
: 4;
3723
const
uint32_t
Reserved
: 28;
3724
};
3725
3727
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q3_5_s
ALT_PINMUX_SHARED_3V_IO_Q3_5_t
;
3728
#endif
/* __ASSEMBLY__ */
3729
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#define ALT_PINMUX_SHARED_3V_IO_Q3_5_RESET 0x0000000f
3732
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#define ALT_PINMUX_SHARED_3V_IO_Q3_6_SEL_MSB 3
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3800
3801
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#define ALT_PINMUX_SHARED_3V_IO_Q3_6_SEL_RESET 0xf
3806
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#define ALT_PINMUX_SHARED_3V_IO_Q3_6_SEL_GET(value) (((value) & 0x0000000f) >> 0)
3808
3809
#define ALT_PINMUX_SHARED_3V_IO_Q3_6_SEL_SET(value) (((value) << 0) & 0x0000000f)
3810
3820
#define ALT_PINMUX_SHARED_3V_IO_Q3_6_RSVD_LSB 4
3821
3822
#define ALT_PINMUX_SHARED_3V_IO_Q3_6_RSVD_MSB 31
3823
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#define ALT_PINMUX_SHARED_3V_IO_Q3_6_RSVD_WIDTH 28
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#define ALT_PINMUX_SHARED_3V_IO_Q3_6_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
3833
3834
#define ALT_PINMUX_SHARED_3V_IO_Q3_6_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
3835
3836
#ifndef __ASSEMBLY__
3837
3847
struct
ALT_PINMUX_SHARED_3V_IO_Q3_6_s
3848
{
3849
uint32_t
sel
: 4;
3850
const
uint32_t
Reserved
: 28;
3851
};
3852
3854
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q3_6_s
ALT_PINMUX_SHARED_3V_IO_Q3_6_t
;
3855
#endif
/* __ASSEMBLY__ */
3856
3858
#define ALT_PINMUX_SHARED_3V_IO_Q3_6_RESET 0x0000000f
3859
3860
#define ALT_PINMUX_SHARED_3V_IO_Q3_6_OFST 0x74
3861
3922
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3923
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3933
3934
#define ALT_PINMUX_SHARED_3V_IO_Q3_7_SEL_GET(value) (((value) & 0x0000000f) >> 0)
3935
3936
#define ALT_PINMUX_SHARED_3V_IO_Q3_7_SEL_SET(value) (((value) << 0) & 0x0000000f)
3937
3947
#define ALT_PINMUX_SHARED_3V_IO_Q3_7_RSVD_LSB 4
3948
3949
#define ALT_PINMUX_SHARED_3V_IO_Q3_7_RSVD_MSB 31
3950
3951
#define ALT_PINMUX_SHARED_3V_IO_Q3_7_RSVD_WIDTH 28
3952
3953
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3954
3955
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3956
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#define ALT_PINMUX_SHARED_3V_IO_Q3_7_RSVD_RESET 0x0
3958
3959
#define ALT_PINMUX_SHARED_3V_IO_Q3_7_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
3960
3961
#define ALT_PINMUX_SHARED_3V_IO_Q3_7_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
3962
3963
#ifndef __ASSEMBLY__
3964
3974
struct
ALT_PINMUX_SHARED_3V_IO_Q3_7_s
3975
{
3976
uint32_t
sel
: 4;
3977
const
uint32_t
Reserved
: 28;
3978
};
3979
3981
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q3_7_s
ALT_PINMUX_SHARED_3V_IO_Q3_7_t
;
3982
#endif
/* __ASSEMBLY__ */
3983
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#define ALT_PINMUX_SHARED_3V_IO_Q3_7_RESET 0x0000000f
3986
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4049
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4050
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4062
4063
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4064
4074
#define ALT_PINMUX_SHARED_3V_IO_Q3_8_RSVD_LSB 4
4075
4076
#define ALT_PINMUX_SHARED_3V_IO_Q3_8_RSVD_MSB 31
4077
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4081
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4085
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4087
4088
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4089
4090
#ifndef __ASSEMBLY__
4091
4101
struct
ALT_PINMUX_SHARED_3V_IO_Q3_8_s
4102
{
4103
uint32_t
sel
: 4;
4104
const
uint32_t
Reserved
: 28;
4105
};
4106
4108
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q3_8_s
ALT_PINMUX_SHARED_3V_IO_Q3_8_t
;
4109
#endif
/* __ASSEMBLY__ */
4110
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4113
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4189
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4191
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4202
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4216
4217
#ifndef __ASSEMBLY__
4218
4228
struct
ALT_PINMUX_SHARED_3V_IO_Q3_9_s
4229
{
4230
uint32_t
sel
: 4;
4231
const
uint32_t
Reserved
: 28;
4232
};
4233
4235
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q3_9_s
ALT_PINMUX_SHARED_3V_IO_Q3_9_t
;
4236
#endif
/* __ASSEMBLY__ */
4237
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4316
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4318
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#define ALT_PINMUX_SHARED_3V_IO_Q3_10_RSVD_MSB 31
4331
4332
#define ALT_PINMUX_SHARED_3V_IO_Q3_10_RSVD_WIDTH 28
4333
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4335
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4337
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4339
4340
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4341
4342
#define ALT_PINMUX_SHARED_3V_IO_Q3_10_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
4343
4344
#ifndef __ASSEMBLY__
4345
4355
struct
ALT_PINMUX_SHARED_3V_IO_Q3_10_s
4356
{
4357
uint32_t
sel
: 4;
4358
const
uint32_t
Reserved
: 28;
4359
};
4360
4362
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q3_10_s
ALT_PINMUX_SHARED_3V_IO_Q3_10_t
;
4363
#endif
/* __ASSEMBLY__ */
4364
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4431
4432
#define ALT_PINMUX_SHARED_3V_IO_Q3_11_SEL_MSB 3
4433
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#define ALT_PINMUX_SHARED_3V_IO_Q3_11_SEL_WIDTH 4
4435
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#define ALT_PINMUX_SHARED_3V_IO_Q3_11_SEL_SET_MSK 0x0000000f
4437
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#define ALT_PINMUX_SHARED_3V_IO_Q3_11_SEL_RESET 0xf
4441
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#define ALT_PINMUX_SHARED_3V_IO_Q3_11_SEL_GET(value) (((value) & 0x0000000f) >> 0)
4443
4444
#define ALT_PINMUX_SHARED_3V_IO_Q3_11_SEL_SET(value) (((value) << 0) & 0x0000000f)
4445
4455
#define ALT_PINMUX_SHARED_3V_IO_Q3_11_RSVD_LSB 4
4456
4457
#define ALT_PINMUX_SHARED_3V_IO_Q3_11_RSVD_MSB 31
4458
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4460
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#define ALT_PINMUX_SHARED_3V_IO_Q3_11_RSVD_RESET 0x0
4466
4467
#define ALT_PINMUX_SHARED_3V_IO_Q3_11_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
4468
4469
#define ALT_PINMUX_SHARED_3V_IO_Q3_11_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
4470
4471
#ifndef __ASSEMBLY__
4472
4482
struct
ALT_PINMUX_SHARED_3V_IO_Q3_11_s
4483
{
4484
uint32_t
sel
: 4;
4485
const
uint32_t
Reserved
: 28;
4486
};
4487
4489
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q3_11_s
ALT_PINMUX_SHARED_3V_IO_Q3_11_t
;
4490
#endif
/* __ASSEMBLY__ */
4491
4493
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4494
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4496
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#define ALT_PINMUX_SHARED_3V_IO_Q3_12_SEL_LSB 0
4558
4559
#define ALT_PINMUX_SHARED_3V_IO_Q3_12_SEL_MSB 3
4560
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4562
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4566
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#define ALT_PINMUX_SHARED_3V_IO_Q3_12_SEL_RESET 0xf
4568
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#define ALT_PINMUX_SHARED_3V_IO_Q3_12_SEL_GET(value) (((value) & 0x0000000f) >> 0)
4570
4571
#define ALT_PINMUX_SHARED_3V_IO_Q3_12_SEL_SET(value) (((value) << 0) & 0x0000000f)
4572
4582
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4583
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4593
4594
#define ALT_PINMUX_SHARED_3V_IO_Q3_12_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
4595
4596
#define ALT_PINMUX_SHARED_3V_IO_Q3_12_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
4597
4598
#ifndef __ASSEMBLY__
4599
4609
struct
ALT_PINMUX_SHARED_3V_IO_Q3_12_s
4610
{
4611
uint32_t
sel
: 4;
4612
const
uint32_t
Reserved
: 28;
4613
};
4614
4616
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q3_12_s
ALT_PINMUX_SHARED_3V_IO_Q3_12_t
;
4617
#endif
/* __ASSEMBLY__ */
4618
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#define ALT_PINMUX_SHARED_3V_IO_Q3_12_RESET 0x0000000f
4621
4622
#define ALT_PINMUX_SHARED_3V_IO_Q3_12_OFST 0x8c
4623
4684
#define ALT_PINMUX_SHARED_3V_IO_Q4_1_SEL_LSB 0
4685
4686
#define ALT_PINMUX_SHARED_3V_IO_Q4_1_SEL_MSB 3
4687
4688
#define ALT_PINMUX_SHARED_3V_IO_Q4_1_SEL_WIDTH 4
4689
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#define ALT_PINMUX_SHARED_3V_IO_Q4_1_SEL_SET_MSK 0x0000000f
4691
4692
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4693
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#define ALT_PINMUX_SHARED_3V_IO_Q4_1_SEL_RESET 0xf
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#define ALT_PINMUX_SHARED_3V_IO_Q4_1_SEL_GET(value) (((value) & 0x0000000f) >> 0)
4697
4698
#define ALT_PINMUX_SHARED_3V_IO_Q4_1_SEL_SET(value) (((value) << 0) & 0x0000000f)
4699
4709
#define ALT_PINMUX_SHARED_3V_IO_Q4_1_RSVD_LSB 4
4710
4711
#define ALT_PINMUX_SHARED_3V_IO_Q4_1_RSVD_MSB 31
4712
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#define ALT_PINMUX_SHARED_3V_IO_Q4_1_RSVD_WIDTH 28
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#define ALT_PINMUX_SHARED_3V_IO_Q4_1_RSVD_SET_MSK 0xfffffff0
4716
4717
#define ALT_PINMUX_SHARED_3V_IO_Q4_1_RSVD_CLR_MSK 0x0000000f
4718
4719
#define ALT_PINMUX_SHARED_3V_IO_Q4_1_RSVD_RESET 0x0
4720
4721
#define ALT_PINMUX_SHARED_3V_IO_Q4_1_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
4722
4723
#define ALT_PINMUX_SHARED_3V_IO_Q4_1_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
4724
4725
#ifndef __ASSEMBLY__
4726
4736
struct
ALT_PINMUX_SHARED_3V_IO_Q4_1_s
4737
{
4738
uint32_t
sel
: 4;
4739
const
uint32_t
Reserved
: 28;
4740
};
4741
4743
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q4_1_s
ALT_PINMUX_SHARED_3V_IO_Q4_1_t
;
4744
#endif
/* __ASSEMBLY__ */
4745
4747
#define ALT_PINMUX_SHARED_3V_IO_Q4_1_RESET 0x0000000f
4748
4749
#define ALT_PINMUX_SHARED_3V_IO_Q4_1_OFST 0x90
4750
4811
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_SEL_LSB 0
4812
4813
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_SEL_MSB 3
4814
4815
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_SEL_WIDTH 4
4816
4817
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_SEL_SET_MSK 0x0000000f
4818
4819
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_SEL_CLR_MSK 0xfffffff0
4820
4821
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_SEL_RESET 0xf
4822
4823
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_SEL_GET(value) (((value) & 0x0000000f) >> 0)
4824
4825
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_SEL_SET(value) (((value) << 0) & 0x0000000f)
4826
4836
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_RSVD_LSB 4
4837
4838
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_RSVD_MSB 31
4839
4840
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_RSVD_WIDTH 28
4841
4842
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_RSVD_SET_MSK 0xfffffff0
4843
4844
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_RSVD_CLR_MSK 0x0000000f
4845
4846
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_RSVD_RESET 0x0
4847
4848
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
4849
4850
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
4851
4852
#ifndef __ASSEMBLY__
4853
4863
struct
ALT_PINMUX_SHARED_3V_IO_Q4_2_s
4864
{
4865
uint32_t
sel
: 4;
4866
const
uint32_t
Reserved
: 28;
4867
};
4868
4870
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q4_2_s
ALT_PINMUX_SHARED_3V_IO_Q4_2_t
;
4871
#endif
/* __ASSEMBLY__ */
4872
4874
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_RESET 0x0000000f
4875
4876
#define ALT_PINMUX_SHARED_3V_IO_Q4_2_OFST 0x94
4877
4938
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_SEL_LSB 0
4939
4940
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_SEL_MSB 3
4941
4942
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_SEL_WIDTH 4
4943
4944
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_SEL_SET_MSK 0x0000000f
4945
4946
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_SEL_CLR_MSK 0xfffffff0
4947
4948
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_SEL_RESET 0xf
4949
4950
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_SEL_GET(value) (((value) & 0x0000000f) >> 0)
4951
4952
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_SEL_SET(value) (((value) << 0) & 0x0000000f)
4953
4963
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_RSVD_LSB 4
4964
4965
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_RSVD_MSB 31
4966
4967
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_RSVD_WIDTH 28
4968
4969
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_RSVD_SET_MSK 0xfffffff0
4970
4971
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_RSVD_CLR_MSK 0x0000000f
4972
4973
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_RSVD_RESET 0x0
4974
4975
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
4976
4977
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
4978
4979
#ifndef __ASSEMBLY__
4980
4990
struct
ALT_PINMUX_SHARED_3V_IO_Q4_3_s
4991
{
4992
uint32_t
sel
: 4;
4993
const
uint32_t
Reserved
: 28;
4994
};
4995
4997
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q4_3_s
ALT_PINMUX_SHARED_3V_IO_Q4_3_t
;
4998
#endif
/* __ASSEMBLY__ */
4999
5001
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_RESET 0x0000000f
5002
5003
#define ALT_PINMUX_SHARED_3V_IO_Q4_3_OFST 0x98
5004
5065
#define ALT_PINMUX_SHARED_3V_IO_Q4_4_SEL_LSB 0
5066
5067
#define ALT_PINMUX_SHARED_3V_IO_Q4_4_SEL_MSB 3
5068
5069
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5070
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5072
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5074
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5076
5077
#define ALT_PINMUX_SHARED_3V_IO_Q4_4_SEL_GET(value) (((value) & 0x0000000f) >> 0)
5078
5079
#define ALT_PINMUX_SHARED_3V_IO_Q4_4_SEL_SET(value) (((value) << 0) & 0x0000000f)
5080
5090
#define ALT_PINMUX_SHARED_3V_IO_Q4_4_RSVD_LSB 4
5091
5092
#define ALT_PINMUX_SHARED_3V_IO_Q4_4_RSVD_MSB 31
5093
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#define ALT_PINMUX_SHARED_3V_IO_Q4_4_RSVD_WIDTH 28
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5097
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#define ALT_PINMUX_SHARED_3V_IO_Q4_4_RSVD_RESET 0x0
5101
5102
#define ALT_PINMUX_SHARED_3V_IO_Q4_4_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
5103
5104
#define ALT_PINMUX_SHARED_3V_IO_Q4_4_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
5105
5106
#ifndef __ASSEMBLY__
5107
5117
struct
ALT_PINMUX_SHARED_3V_IO_Q4_4_s
5118
{
5119
uint32_t
sel
: 4;
5120
const
uint32_t
Reserved
: 28;
5121
};
5122
5124
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q4_4_s
ALT_PINMUX_SHARED_3V_IO_Q4_4_t
;
5125
#endif
/* __ASSEMBLY__ */
5126
5128
#define ALT_PINMUX_SHARED_3V_IO_Q4_4_RESET 0x0000000f
5129
5130
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5131
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5193
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5197
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5201
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5203
5204
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5205
5206
#define ALT_PINMUX_SHARED_3V_IO_Q4_5_SEL_SET(value) (((value) << 0) & 0x0000000f)
5207
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5218
5219
#define ALT_PINMUX_SHARED_3V_IO_Q4_5_RSVD_MSB 31
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#define ALT_PINMUX_SHARED_3V_IO_Q4_5_RSVD_RESET 0x0
5228
5229
#define ALT_PINMUX_SHARED_3V_IO_Q4_5_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
5230
5231
#define ALT_PINMUX_SHARED_3V_IO_Q4_5_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
5232
5233
#ifndef __ASSEMBLY__
5234
5244
struct
ALT_PINMUX_SHARED_3V_IO_Q4_5_s
5245
{
5246
uint32_t
sel
: 4;
5247
const
uint32_t
Reserved
: 28;
5248
};
5249
5251
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q4_5_s
ALT_PINMUX_SHARED_3V_IO_Q4_5_t
;
5252
#endif
/* __ASSEMBLY__ */
5253
5255
#define ALT_PINMUX_SHARED_3V_IO_Q4_5_RESET 0x0000000f
5256
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#define ALT_PINMUX_SHARED_3V_IO_Q4_5_OFST 0xa0
5258
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5320
5321
#define ALT_PINMUX_SHARED_3V_IO_Q4_6_SEL_MSB 3
5322
5323
#define ALT_PINMUX_SHARED_3V_IO_Q4_6_SEL_WIDTH 4
5324
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5328
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5330
5331
#define ALT_PINMUX_SHARED_3V_IO_Q4_6_SEL_GET(value) (((value) & 0x0000000f) >> 0)
5332
5333
#define ALT_PINMUX_SHARED_3V_IO_Q4_6_SEL_SET(value) (((value) << 0) & 0x0000000f)
5334
5344
#define ALT_PINMUX_SHARED_3V_IO_Q4_6_RSVD_LSB 4
5345
5346
#define ALT_PINMUX_SHARED_3V_IO_Q4_6_RSVD_MSB 31
5347
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5351
5352
#define ALT_PINMUX_SHARED_3V_IO_Q4_6_RSVD_CLR_MSK 0x0000000f
5353
5354
#define ALT_PINMUX_SHARED_3V_IO_Q4_6_RSVD_RESET 0x0
5355
5356
#define ALT_PINMUX_SHARED_3V_IO_Q4_6_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
5357
5358
#define ALT_PINMUX_SHARED_3V_IO_Q4_6_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
5359
5360
#ifndef __ASSEMBLY__
5361
5371
struct
ALT_PINMUX_SHARED_3V_IO_Q4_6_s
5372
{
5373
uint32_t
sel
: 4;
5374
const
uint32_t
Reserved
: 28;
5375
};
5376
5378
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q4_6_s
ALT_PINMUX_SHARED_3V_IO_Q4_6_t
;
5379
#endif
/* __ASSEMBLY__ */
5380
5382
#define ALT_PINMUX_SHARED_3V_IO_Q4_6_RESET 0x0000000f
5383
5384
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5385
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#define ALT_PINMUX_SHARED_3V_IO_Q4_7_SEL_LSB 0
5447
5448
#define ALT_PINMUX_SHARED_3V_IO_Q4_7_SEL_MSB 3
5449
5450
#define ALT_PINMUX_SHARED_3V_IO_Q4_7_SEL_WIDTH 4
5451
5452
#define ALT_PINMUX_SHARED_3V_IO_Q4_7_SEL_SET_MSK 0x0000000f
5453
5454
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5455
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5457
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5459
5460
#define ALT_PINMUX_SHARED_3V_IO_Q4_7_SEL_SET(value) (((value) << 0) & 0x0000000f)
5461
5471
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5472
5473
#define ALT_PINMUX_SHARED_3V_IO_Q4_7_RSVD_MSB 31
5474
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#define ALT_PINMUX_SHARED_3V_IO_Q4_7_RSVD_WIDTH 28
5476
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5478
5479
#define ALT_PINMUX_SHARED_3V_IO_Q4_7_RSVD_CLR_MSK 0x0000000f
5480
5481
#define ALT_PINMUX_SHARED_3V_IO_Q4_7_RSVD_RESET 0x0
5482
5483
#define ALT_PINMUX_SHARED_3V_IO_Q4_7_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
5484
5485
#define ALT_PINMUX_SHARED_3V_IO_Q4_7_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
5486
5487
#ifndef __ASSEMBLY__
5488
5498
struct
ALT_PINMUX_SHARED_3V_IO_Q4_7_s
5499
{
5500
uint32_t
sel
: 4;
5501
const
uint32_t
Reserved
: 28;
5502
};
5503
5505
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q4_7_s
ALT_PINMUX_SHARED_3V_IO_Q4_7_t
;
5506
#endif
/* __ASSEMBLY__ */
5507
5509
#define ALT_PINMUX_SHARED_3V_IO_Q4_7_RESET 0x0000000f
5510
5511
#define ALT_PINMUX_SHARED_3V_IO_Q4_7_OFST 0xa8
5512
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#define ALT_PINMUX_SHARED_3V_IO_Q4_8_SEL_LSB 0
5574
5575
#define ALT_PINMUX_SHARED_3V_IO_Q4_8_SEL_MSB 3
5576
5577
#define ALT_PINMUX_SHARED_3V_IO_Q4_8_SEL_WIDTH 4
5578
5579
#define ALT_PINMUX_SHARED_3V_IO_Q4_8_SEL_SET_MSK 0x0000000f
5580
5581
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5582
5583
#define ALT_PINMUX_SHARED_3V_IO_Q4_8_SEL_RESET 0xf
5584
5585
#define ALT_PINMUX_SHARED_3V_IO_Q4_8_SEL_GET(value) (((value) & 0x0000000f) >> 0)
5586
5587
#define ALT_PINMUX_SHARED_3V_IO_Q4_8_SEL_SET(value) (((value) << 0) & 0x0000000f)
5588
5598
#define ALT_PINMUX_SHARED_3V_IO_Q4_8_RSVD_LSB 4
5599
5600
#define ALT_PINMUX_SHARED_3V_IO_Q4_8_RSVD_MSB 31
5601
5602
#define ALT_PINMUX_SHARED_3V_IO_Q4_8_RSVD_WIDTH 28
5603
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#define ALT_PINMUX_SHARED_3V_IO_Q4_8_RSVD_SET_MSK 0xfffffff0
5605
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#define ALT_PINMUX_SHARED_3V_IO_Q4_8_RSVD_CLR_MSK 0x0000000f
5607
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#define ALT_PINMUX_SHARED_3V_IO_Q4_8_RSVD_RESET 0x0
5609
5610
#define ALT_PINMUX_SHARED_3V_IO_Q4_8_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
5611
5612
#define ALT_PINMUX_SHARED_3V_IO_Q4_8_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
5613
5614
#ifndef __ASSEMBLY__
5615
5625
struct
ALT_PINMUX_SHARED_3V_IO_Q4_8_s
5626
{
5627
uint32_t
sel
: 4;
5628
const
uint32_t
Reserved
: 28;
5629
};
5630
5632
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q4_8_s
ALT_PINMUX_SHARED_3V_IO_Q4_8_t
;
5633
#endif
/* __ASSEMBLY__ */
5634
5636
#define ALT_PINMUX_SHARED_3V_IO_Q4_8_RESET 0x0000000f
5637
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#define ALT_PINMUX_SHARED_3V_IO_Q4_8_OFST 0xac
5639
5700
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_SEL_LSB 0
5701
5702
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_SEL_MSB 3
5703
5704
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_SEL_WIDTH 4
5705
5706
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_SEL_SET_MSK 0x0000000f
5707
5708
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_SEL_CLR_MSK 0xfffffff0
5709
5710
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_SEL_RESET 0xf
5711
5712
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_SEL_GET(value) (((value) & 0x0000000f) >> 0)
5713
5714
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_SEL_SET(value) (((value) << 0) & 0x0000000f)
5715
5725
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_RSVD_LSB 4
5726
5727
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_RSVD_MSB 31
5728
5729
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_RSVD_WIDTH 28
5730
5731
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_RSVD_SET_MSK 0xfffffff0
5732
5733
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_RSVD_CLR_MSK 0x0000000f
5734
5735
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_RSVD_RESET 0x0
5736
5737
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
5738
5739
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
5740
5741
#ifndef __ASSEMBLY__
5742
5752
struct
ALT_PINMUX_SHARED_3V_IO_Q4_9_s
5753
{
5754
uint32_t
sel
: 4;
5755
const
uint32_t
Reserved
: 28;
5756
};
5757
5759
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q4_9_s
ALT_PINMUX_SHARED_3V_IO_Q4_9_t
;
5760
#endif
/* __ASSEMBLY__ */
5761
5763
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_RESET 0x0000000f
5764
5765
#define ALT_PINMUX_SHARED_3V_IO_Q4_9_OFST 0xb0
5766
5827
#define ALT_PINMUX_SHARED_3V_IO_Q4_10_SEL_LSB 0
5828
5829
#define ALT_PINMUX_SHARED_3V_IO_Q4_10_SEL_MSB 3
5830
5831
#define ALT_PINMUX_SHARED_3V_IO_Q4_10_SEL_WIDTH 4
5832
5833
#define ALT_PINMUX_SHARED_3V_IO_Q4_10_SEL_SET_MSK 0x0000000f
5834
5835
#define ALT_PINMUX_SHARED_3V_IO_Q4_10_SEL_CLR_MSK 0xfffffff0
5836
5837
#define ALT_PINMUX_SHARED_3V_IO_Q4_10_SEL_RESET 0xf
5838
5839
#define ALT_PINMUX_SHARED_3V_IO_Q4_10_SEL_GET(value) (((value) & 0x0000000f) >> 0)
5840
5841
#define ALT_PINMUX_SHARED_3V_IO_Q4_10_SEL_SET(value) (((value) << 0) & 0x0000000f)
5842
5852
#define ALT_PINMUX_SHARED_3V_IO_Q4_10_RSVD_LSB 4
5853
5854
#define ALT_PINMUX_SHARED_3V_IO_Q4_10_RSVD_MSB 31
5855
5856
#define ALT_PINMUX_SHARED_3V_IO_Q4_10_RSVD_WIDTH 28
5857
5858
#define ALT_PINMUX_SHARED_3V_IO_Q4_10_RSVD_SET_MSK 0xfffffff0
5859
5860
#define ALT_PINMUX_SHARED_3V_IO_Q4_10_RSVD_CLR_MSK 0x0000000f
5861
5862
#define ALT_PINMUX_SHARED_3V_IO_Q4_10_RSVD_RESET 0x0
5863
5864
#define ALT_PINMUX_SHARED_3V_IO_Q4_10_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
5865
5866
#define ALT_PINMUX_SHARED_3V_IO_Q4_10_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
5867
5868
#ifndef __ASSEMBLY__
5869
5879
struct
ALT_PINMUX_SHARED_3V_IO_Q4_10_s
5880
{
5881
uint32_t
sel
: 4;
5882
const
uint32_t
Reserved
: 28;
5883
};
5884
5886
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q4_10_s
ALT_PINMUX_SHARED_3V_IO_Q4_10_t
;
5887
#endif
/* __ASSEMBLY__ */
5888
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#define ALT_PINMUX_SHARED_3V_IO_Q4_10_RESET 0x0000000f
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5893
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5955
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5957
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5967
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5969
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5986
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#define ALT_PINMUX_SHARED_3V_IO_Q4_11_RSVD_CLR_MSK 0x0000000f
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5990
5991
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5992
5993
#define ALT_PINMUX_SHARED_3V_IO_Q4_11_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
5994
5995
#ifndef __ASSEMBLY__
5996
6006
struct
ALT_PINMUX_SHARED_3V_IO_Q4_11_s
6007
{
6008
uint32_t
sel
: 4;
6009
const
uint32_t
Reserved
: 28;
6010
};
6011
6013
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q4_11_s
ALT_PINMUX_SHARED_3V_IO_Q4_11_t
;
6014
#endif
/* __ASSEMBLY__ */
6015
6017
#define ALT_PINMUX_SHARED_3V_IO_Q4_11_RESET 0x0000000f
6018
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6020
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6092
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6094
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6096
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#define ALT_PINMUX_SHARED_3V_IO_Q4_12_RSVD_MSB 31
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#define ALT_PINMUX_SHARED_3V_IO_Q4_12_RSVD_WIDTH 28
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#define ALT_PINMUX_SHARED_3V_IO_Q4_12_RSVD_RESET 0x0
6117
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6119
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#define ALT_PINMUX_SHARED_3V_IO_Q4_12_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
6121
6122
#ifndef __ASSEMBLY__
6123
6133
struct
ALT_PINMUX_SHARED_3V_IO_Q4_12_s
6134
{
6135
uint32_t
sel
: 4;
6136
const
uint32_t
Reserved
: 28;
6137
};
6138
6140
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_Q4_12_s
ALT_PINMUX_SHARED_3V_IO_Q4_12_t
;
6141
#endif
/* __ASSEMBLY__ */
6142
6144
#define ALT_PINMUX_SHARED_3V_IO_Q4_12_RESET 0x0000000f
6145
6146
#define ALT_PINMUX_SHARED_3V_IO_Q4_12_OFST 0xbc
6147
6148
#ifndef __ASSEMBLY__
6149
6159
struct
ALT_PINMUX_SHARED_3V_IO_GRP_s
6160
{
6161
volatile
ALT_PINMUX_SHARED_3V_IO_Q1_1_t
pinmux_shared_io_q1_1
;
6162
volatile
ALT_PINMUX_SHARED_3V_IO_Q1_2_t
pinmux_shared_io_q1_2
;
6163
volatile
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pinmux_shared_io_q1_3
;
6164
volatile
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pinmux_shared_io_q1_4
;
6165
volatile
ALT_PINMUX_SHARED_3V_IO_Q1_5_t
pinmux_shared_io_q1_5
;
6166
volatile
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pinmux_shared_io_q1_6
;
6167
volatile
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pinmux_shared_io_q1_7
;
6168
volatile
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pinmux_shared_io_q1_8
;
6169
volatile
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pinmux_shared_io_q1_9
;
6170
volatile
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pinmux_shared_io_q1_10
;
6171
volatile
ALT_PINMUX_SHARED_3V_IO_Q1_11_t
pinmux_shared_io_q1_11
;
6172
volatile
ALT_PINMUX_SHARED_3V_IO_Q1_12_t
pinmux_shared_io_q1_12
;
6173
volatile
ALT_PINMUX_SHARED_3V_IO_Q2_1_t
pinmux_shared_io_q2_1
;
6174
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pinmux_shared_io_q2_2
;
6175
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pinmux_shared_io_q2_3
;
6176
volatile
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pinmux_shared_io_q2_4
;
6177
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pinmux_shared_io_q2_5
;
6178
volatile
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pinmux_shared_io_q2_6
;
6179
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pinmux_shared_io_q2_7
;
6180
volatile
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pinmux_shared_io_q2_8
;
6181
volatile
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pinmux_shared_io_q2_9
;
6182
volatile
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pinmux_shared_io_q2_10
;
6183
volatile
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pinmux_shared_io_q2_11
;
6184
volatile
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pinmux_shared_io_q2_12
;
6185
volatile
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pinmux_shared_io_q3_1
;
6186
volatile
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pinmux_shared_io_q3_2
;
6187
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pinmux_shared_io_q3_3
;
6188
volatile
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pinmux_shared_io_q3_4
;
6189
volatile
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pinmux_shared_io_q3_5
;
6190
volatile
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pinmux_shared_io_q3_6
;
6191
volatile
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pinmux_shared_io_q3_7
;
6192
volatile
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pinmux_shared_io_q3_8
;
6193
volatile
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pinmux_shared_io_q3_9
;
6194
volatile
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pinmux_shared_io_q3_10
;
6195
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ALT_PINMUX_SHARED_3V_IO_Q3_11_t
pinmux_shared_io_q3_11
;
6196
volatile
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pinmux_shared_io_q3_12
;
6197
volatile
ALT_PINMUX_SHARED_3V_IO_Q4_1_t
pinmux_shared_io_q4_1
;
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volatile
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pinmux_shared_io_q4_2
;
6199
volatile
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pinmux_shared_io_q4_3
;
6200
volatile
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pinmux_shared_io_q4_4
;
6201
volatile
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;
6202
volatile
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pinmux_shared_io_q4_6
;
6203
volatile
ALT_PINMUX_SHARED_3V_IO_Q4_7_t
pinmux_shared_io_q4_7
;
6204
volatile
ALT_PINMUX_SHARED_3V_IO_Q4_8_t
pinmux_shared_io_q4_8
;
6205
volatile
ALT_PINMUX_SHARED_3V_IO_Q4_9_t
pinmux_shared_io_q4_9
;
6206
volatile
ALT_PINMUX_SHARED_3V_IO_Q4_10_t
pinmux_shared_io_q4_10
;
6207
volatile
ALT_PINMUX_SHARED_3V_IO_Q4_11_t
pinmux_shared_io_q4_11
;
6208
volatile
ALT_PINMUX_SHARED_3V_IO_Q4_12_t
pinmux_shared_io_q4_12
;
6209
volatile
uint32_t
_pad_0xc0_0x200
[80];
6210
};
6211
6213
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_GRP_s
ALT_PINMUX_SHARED_3V_IO_GRP_t
;
6215
struct
ALT_PINMUX_SHARED_3V_IO_GRP_raw_s
6216
{
6217
volatile
uint32_t
pinmux_shared_io_q1_1
;
6218
volatile
uint32_t
pinmux_shared_io_q1_2
;
6219
volatile
uint32_t
pinmux_shared_io_q1_3
;
6220
volatile
uint32_t
pinmux_shared_io_q1_4
;
6221
volatile
uint32_t
pinmux_shared_io_q1_5
;
6222
volatile
uint32_t
pinmux_shared_io_q1_6
;
6223
volatile
uint32_t
pinmux_shared_io_q1_7
;
6224
volatile
uint32_t
pinmux_shared_io_q1_8
;
6225
volatile
uint32_t
pinmux_shared_io_q1_9
;
6226
volatile
uint32_t
pinmux_shared_io_q1_10
;
6227
volatile
uint32_t
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;
6228
volatile
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;
6229
volatile
uint32_t
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;
6230
volatile
uint32_t
pinmux_shared_io_q2_2
;
6231
volatile
uint32_t
pinmux_shared_io_q2_3
;
6232
volatile
uint32_t
pinmux_shared_io_q2_4
;
6233
volatile
uint32_t
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;
6234
volatile
uint32_t
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;
6235
volatile
uint32_t
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;
6236
volatile
uint32_t
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;
6237
volatile
uint32_t
pinmux_shared_io_q2_9
;
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volatile
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;
6239
volatile
uint32_t
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;
6240
volatile
uint32_t
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;
6241
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uint32_t
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;
6242
volatile
uint32_t
pinmux_shared_io_q3_2
;
6243
volatile
uint32_t
pinmux_shared_io_q3_3
;
6244
volatile
uint32_t
pinmux_shared_io_q3_4
;
6245
volatile
uint32_t
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;
6246
volatile
uint32_t
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;
6247
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uint32_t
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;
6248
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;
6249
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uint32_t
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;
6250
volatile
uint32_t
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;
6251
volatile
uint32_t
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;
6252
volatile
uint32_t
pinmux_shared_io_q3_12
;
6253
volatile
uint32_t
pinmux_shared_io_q4_1
;
6254
volatile
uint32_t
pinmux_shared_io_q4_2
;
6255
volatile
uint32_t
pinmux_shared_io_q4_3
;
6256
volatile
uint32_t
pinmux_shared_io_q4_4
;
6257
volatile
uint32_t
pinmux_shared_io_q4_5
;
6258
volatile
uint32_t
pinmux_shared_io_q4_6
;
6259
volatile
uint32_t
pinmux_shared_io_q4_7
;
6260
volatile
uint32_t
pinmux_shared_io_q4_8
;
6261
volatile
uint32_t
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;
6262
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uint32_t
pinmux_shared_io_q4_10
;
6263
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uint32_t
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;
6264
volatile
uint32_t
pinmux_shared_io_q4_12
;
6265
volatile
uint32_t
_pad_0xc0_0x200
[80];
6266
};
6267
6269
typedef
volatile
struct
ALT_PINMUX_SHARED_3V_IO_GRP_raw_s
ALT_PINMUX_SHARED_3V_IO_GRP_raw_t
;
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/* __ASSEMBLY__ */
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6309
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6311
6312
#ifndef __ASSEMBLY__
6313
6323
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ALT_PINMUX_DCTD_IO_1_s
6324
{
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: 32;
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6329
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volatile
struct
ALT_PINMUX_DCTD_IO_1_s
ALT_PINMUX_DCTD_IO_1_t
;
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#endif
/* __ASSEMBLY__ */
6331
6333
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6334
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#define ALT_PINMUX_DCTD_IO_1_OFST 0x0
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6363
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#define ALT_PINMUX_DCTD_IO_2_RSVD_CLR_MSK 0x00000000
6365
6366
#define ALT_PINMUX_DCTD_IO_2_RSVD_RESET 0x0
6367
6368
#define ALT_PINMUX_DCTD_IO_2_RSVD_GET(value) (((value) & 0xffffffff) >> 0)
6369
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#define ALT_PINMUX_DCTD_IO_2_RSVD_SET(value) (((value) << 0) & 0xffffffff)
6371
6372
#ifndef __ASSEMBLY__
6373
6383
struct
ALT_PINMUX_DCTD_IO_2_s
6384
{
6385
const
uint32_t
Reserved
: 32;
6386
};
6387
6389
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_2_s
ALT_PINMUX_DCTD_IO_2_t
;
6390
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/* __ASSEMBLY__ */
6391
6393
#define ALT_PINMUX_DCTD_IO_2_RESET 0x00000000
6394
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6396
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6426
#define ALT_PINMUX_DCTD_IO_3_RSVD_RESET 0x0
6427
6428
#define ALT_PINMUX_DCTD_IO_3_RSVD_GET(value) (((value) & 0xffffffff) >> 0)
6429
6430
#define ALT_PINMUX_DCTD_IO_3_RSVD_SET(value) (((value) << 0) & 0xffffffff)
6431
6432
#ifndef __ASSEMBLY__
6433
6443
struct
ALT_PINMUX_DCTD_IO_3_s
6444
{
6445
const
uint32_t
Reserved
: 32;
6446
};
6447
6449
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_3_s
ALT_PINMUX_DCTD_IO_3_t
;
6450
#endif
/* __ASSEMBLY__ */
6451
6453
#define ALT_PINMUX_DCTD_IO_3_RESET 0x00000000
6454
6455
#define ALT_PINMUX_DCTD_IO_3_OFST 0x8
6456
6516
#define ALT_PINMUX_DCTD_IO_4_SEL_LSB 0
6517
6518
#define ALT_PINMUX_DCTD_IO_4_SEL_MSB 3
6519
6520
#define ALT_PINMUX_DCTD_IO_4_SEL_WIDTH 4
6521
6522
#define ALT_PINMUX_DCTD_IO_4_SEL_SET_MSK 0x0000000f
6523
6524
#define ALT_PINMUX_DCTD_IO_4_SEL_CLR_MSK 0xfffffff0
6525
6526
#define ALT_PINMUX_DCTD_IO_4_SEL_RESET 0xf
6527
6528
#define ALT_PINMUX_DCTD_IO_4_SEL_GET(value) (((value) & 0x0000000f) >> 0)
6529
6530
#define ALT_PINMUX_DCTD_IO_4_SEL_SET(value) (((value) << 0) & 0x0000000f)
6531
6541
#define ALT_PINMUX_DCTD_IO_4_RSVD_LSB 4
6542
6543
#define ALT_PINMUX_DCTD_IO_4_RSVD_MSB 31
6544
6545
#define ALT_PINMUX_DCTD_IO_4_RSVD_WIDTH 28
6546
6547
#define ALT_PINMUX_DCTD_IO_4_RSVD_SET_MSK 0xfffffff0
6548
6549
#define ALT_PINMUX_DCTD_IO_4_RSVD_CLR_MSK 0x0000000f
6550
6551
#define ALT_PINMUX_DCTD_IO_4_RSVD_RESET 0x0
6552
6553
#define ALT_PINMUX_DCTD_IO_4_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
6554
6555
#define ALT_PINMUX_DCTD_IO_4_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
6556
6557
#ifndef __ASSEMBLY__
6558
6568
struct
ALT_PINMUX_DCTD_IO_4_s
6569
{
6570
uint32_t
sel
: 4;
6571
const
uint32_t
Reserved
: 28;
6572
};
6573
6575
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_4_s
ALT_PINMUX_DCTD_IO_4_t
;
6576
#endif
/* __ASSEMBLY__ */
6577
6579
#define ALT_PINMUX_DCTD_IO_4_RESET 0x0000000f
6580
6581
#define ALT_PINMUX_DCTD_IO_4_OFST 0xc
6582
6642
#define ALT_PINMUX_DCTD_IO_5_SEL_LSB 0
6643
6644
#define ALT_PINMUX_DCTD_IO_5_SEL_MSB 3
6645
6646
#define ALT_PINMUX_DCTD_IO_5_SEL_WIDTH 4
6647
6648
#define ALT_PINMUX_DCTD_IO_5_SEL_SET_MSK 0x0000000f
6649
6650
#define ALT_PINMUX_DCTD_IO_5_SEL_CLR_MSK 0xfffffff0
6651
6652
#define ALT_PINMUX_DCTD_IO_5_SEL_RESET 0xf
6653
6654
#define ALT_PINMUX_DCTD_IO_5_SEL_GET(value) (((value) & 0x0000000f) >> 0)
6655
6656
#define ALT_PINMUX_DCTD_IO_5_SEL_SET(value) (((value) << 0) & 0x0000000f)
6657
6667
#define ALT_PINMUX_DCTD_IO_5_RSVD_LSB 4
6668
6669
#define ALT_PINMUX_DCTD_IO_5_RSVD_MSB 31
6670
6671
#define ALT_PINMUX_DCTD_IO_5_RSVD_WIDTH 28
6672
6673
#define ALT_PINMUX_DCTD_IO_5_RSVD_SET_MSK 0xfffffff0
6674
6675
#define ALT_PINMUX_DCTD_IO_5_RSVD_CLR_MSK 0x0000000f
6676
6677
#define ALT_PINMUX_DCTD_IO_5_RSVD_RESET 0x0
6678
6679
#define ALT_PINMUX_DCTD_IO_5_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
6680
6681
#define ALT_PINMUX_DCTD_IO_5_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
6682
6683
#ifndef __ASSEMBLY__
6684
6694
struct
ALT_PINMUX_DCTD_IO_5_s
6695
{
6696
uint32_t
sel
: 4;
6697
const
uint32_t
Reserved
: 28;
6698
};
6699
6701
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_5_s
ALT_PINMUX_DCTD_IO_5_t
;
6702
#endif
/* __ASSEMBLY__ */
6703
6705
#define ALT_PINMUX_DCTD_IO_5_RESET 0x0000000f
6706
6707
#define ALT_PINMUX_DCTD_IO_5_OFST 0x10
6708
6768
#define ALT_PINMUX_DCTD_IO_6_SEL_LSB 0
6769
6770
#define ALT_PINMUX_DCTD_IO_6_SEL_MSB 3
6771
6772
#define ALT_PINMUX_DCTD_IO_6_SEL_WIDTH 4
6773
6774
#define ALT_PINMUX_DCTD_IO_6_SEL_SET_MSK 0x0000000f
6775
6776
#define ALT_PINMUX_DCTD_IO_6_SEL_CLR_MSK 0xfffffff0
6777
6778
#define ALT_PINMUX_DCTD_IO_6_SEL_RESET 0xf
6779
6780
#define ALT_PINMUX_DCTD_IO_6_SEL_GET(value) (((value) & 0x0000000f) >> 0)
6781
6782
#define ALT_PINMUX_DCTD_IO_6_SEL_SET(value) (((value) << 0) & 0x0000000f)
6783
6793
#define ALT_PINMUX_DCTD_IO_6_RSVD_LSB 4
6794
6795
#define ALT_PINMUX_DCTD_IO_6_RSVD_MSB 31
6796
6797
#define ALT_PINMUX_DCTD_IO_6_RSVD_WIDTH 28
6798
6799
#define ALT_PINMUX_DCTD_IO_6_RSVD_SET_MSK 0xfffffff0
6800
6801
#define ALT_PINMUX_DCTD_IO_6_RSVD_CLR_MSK 0x0000000f
6802
6803
#define ALT_PINMUX_DCTD_IO_6_RSVD_RESET 0x0
6804
6805
#define ALT_PINMUX_DCTD_IO_6_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
6806
6807
#define ALT_PINMUX_DCTD_IO_6_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
6808
6809
#ifndef __ASSEMBLY__
6810
6820
struct
ALT_PINMUX_DCTD_IO_6_s
6821
{
6822
uint32_t
sel
: 4;
6823
const
uint32_t
Reserved
: 28;
6824
};
6825
6827
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_6_s
ALT_PINMUX_DCTD_IO_6_t
;
6828
#endif
/* __ASSEMBLY__ */
6829
6831
#define ALT_PINMUX_DCTD_IO_6_RESET 0x0000000f
6832
6833
#define ALT_PINMUX_DCTD_IO_6_OFST 0x14
6834
6894
#define ALT_PINMUX_DCTD_IO_7_SEL_LSB 0
6895
6896
#define ALT_PINMUX_DCTD_IO_7_SEL_MSB 3
6897
6898
#define ALT_PINMUX_DCTD_IO_7_SEL_WIDTH 4
6899
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#define ALT_PINMUX_DCTD_IO_7_SEL_SET_MSK 0x0000000f
6901
6902
#define ALT_PINMUX_DCTD_IO_7_SEL_CLR_MSK 0xfffffff0
6903
6904
#define ALT_PINMUX_DCTD_IO_7_SEL_RESET 0xf
6905
6906
#define ALT_PINMUX_DCTD_IO_7_SEL_GET(value) (((value) & 0x0000000f) >> 0)
6907
6908
#define ALT_PINMUX_DCTD_IO_7_SEL_SET(value) (((value) << 0) & 0x0000000f)
6909
6919
#define ALT_PINMUX_DCTD_IO_7_RSVD_LSB 4
6920
6921
#define ALT_PINMUX_DCTD_IO_7_RSVD_MSB 31
6922
6923
#define ALT_PINMUX_DCTD_IO_7_RSVD_WIDTH 28
6924
6925
#define ALT_PINMUX_DCTD_IO_7_RSVD_SET_MSK 0xfffffff0
6926
6927
#define ALT_PINMUX_DCTD_IO_7_RSVD_CLR_MSK 0x0000000f
6928
6929
#define ALT_PINMUX_DCTD_IO_7_RSVD_RESET 0x0
6930
6931
#define ALT_PINMUX_DCTD_IO_7_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
6932
6933
#define ALT_PINMUX_DCTD_IO_7_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
6934
6935
#ifndef __ASSEMBLY__
6936
6946
struct
ALT_PINMUX_DCTD_IO_7_s
6947
{
6948
uint32_t
sel
: 4;
6949
const
uint32_t
Reserved
: 28;
6950
};
6951
6953
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_7_s
ALT_PINMUX_DCTD_IO_7_t
;
6954
#endif
/* __ASSEMBLY__ */
6955
6957
#define ALT_PINMUX_DCTD_IO_7_RESET 0x0000000f
6958
6959
#define ALT_PINMUX_DCTD_IO_7_OFST 0x18
6960
7020
#define ALT_PINMUX_DCTD_IO_8_SEL_LSB 0
7021
7022
#define ALT_PINMUX_DCTD_IO_8_SEL_MSB 3
7023
7024
#define ALT_PINMUX_DCTD_IO_8_SEL_WIDTH 4
7025
7026
#define ALT_PINMUX_DCTD_IO_8_SEL_SET_MSK 0x0000000f
7027
7028
#define ALT_PINMUX_DCTD_IO_8_SEL_CLR_MSK 0xfffffff0
7029
7030
#define ALT_PINMUX_DCTD_IO_8_SEL_RESET 0xf
7031
7032
#define ALT_PINMUX_DCTD_IO_8_SEL_GET(value) (((value) & 0x0000000f) >> 0)
7033
7034
#define ALT_PINMUX_DCTD_IO_8_SEL_SET(value) (((value) << 0) & 0x0000000f)
7035
7045
#define ALT_PINMUX_DCTD_IO_8_RSVD_LSB 4
7046
7047
#define ALT_PINMUX_DCTD_IO_8_RSVD_MSB 31
7048
7049
#define ALT_PINMUX_DCTD_IO_8_RSVD_WIDTH 28
7050
7051
#define ALT_PINMUX_DCTD_IO_8_RSVD_SET_MSK 0xfffffff0
7052
7053
#define ALT_PINMUX_DCTD_IO_8_RSVD_CLR_MSK 0x0000000f
7054
7055
#define ALT_PINMUX_DCTD_IO_8_RSVD_RESET 0x0
7056
7057
#define ALT_PINMUX_DCTD_IO_8_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
7058
7059
#define ALT_PINMUX_DCTD_IO_8_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
7060
7061
#ifndef __ASSEMBLY__
7062
7072
struct
ALT_PINMUX_DCTD_IO_8_s
7073
{
7074
uint32_t
sel
: 4;
7075
const
uint32_t
Reserved
: 28;
7076
};
7077
7079
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_8_s
ALT_PINMUX_DCTD_IO_8_t
;
7080
#endif
/* __ASSEMBLY__ */
7081
7083
#define ALT_PINMUX_DCTD_IO_8_RESET 0x0000000f
7084
7085
#define ALT_PINMUX_DCTD_IO_8_OFST 0x1c
7086
7146
#define ALT_PINMUX_DCTD_IO_9_SEL_LSB 0
7147
7148
#define ALT_PINMUX_DCTD_IO_9_SEL_MSB 3
7149
7150
#define ALT_PINMUX_DCTD_IO_9_SEL_WIDTH 4
7151
7152
#define ALT_PINMUX_DCTD_IO_9_SEL_SET_MSK 0x0000000f
7153
7154
#define ALT_PINMUX_DCTD_IO_9_SEL_CLR_MSK 0xfffffff0
7155
7156
#define ALT_PINMUX_DCTD_IO_9_SEL_RESET 0xf
7157
7158
#define ALT_PINMUX_DCTD_IO_9_SEL_GET(value) (((value) & 0x0000000f) >> 0)
7159
7160
#define ALT_PINMUX_DCTD_IO_9_SEL_SET(value) (((value) << 0) & 0x0000000f)
7161
7171
#define ALT_PINMUX_DCTD_IO_9_RSVD_LSB 4
7172
7173
#define ALT_PINMUX_DCTD_IO_9_RSVD_MSB 31
7174
7175
#define ALT_PINMUX_DCTD_IO_9_RSVD_WIDTH 28
7176
7177
#define ALT_PINMUX_DCTD_IO_9_RSVD_SET_MSK 0xfffffff0
7178
7179
#define ALT_PINMUX_DCTD_IO_9_RSVD_CLR_MSK 0x0000000f
7180
7181
#define ALT_PINMUX_DCTD_IO_9_RSVD_RESET 0x0
7182
7183
#define ALT_PINMUX_DCTD_IO_9_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
7184
7185
#define ALT_PINMUX_DCTD_IO_9_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
7186
7187
#ifndef __ASSEMBLY__
7188
7198
struct
ALT_PINMUX_DCTD_IO_9_s
7199
{
7200
uint32_t
sel
: 4;
7201
const
uint32_t
Reserved
: 28;
7202
};
7203
7205
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_9_s
ALT_PINMUX_DCTD_IO_9_t
;
7206
#endif
/* __ASSEMBLY__ */
7207
7209
#define ALT_PINMUX_DCTD_IO_9_RESET 0x0000000f
7210
7211
#define ALT_PINMUX_DCTD_IO_9_OFST 0x20
7212
7273
#define ALT_PINMUX_DCTD_IO_10_SEL_LSB 0
7274
7275
#define ALT_PINMUX_DCTD_IO_10_SEL_MSB 3
7276
7277
#define ALT_PINMUX_DCTD_IO_10_SEL_WIDTH 4
7278
7279
#define ALT_PINMUX_DCTD_IO_10_SEL_SET_MSK 0x0000000f
7280
7281
#define ALT_PINMUX_DCTD_IO_10_SEL_CLR_MSK 0xfffffff0
7282
7283
#define ALT_PINMUX_DCTD_IO_10_SEL_RESET 0xf
7284
7285
#define ALT_PINMUX_DCTD_IO_10_SEL_GET(value) (((value) & 0x0000000f) >> 0)
7286
7287
#define ALT_PINMUX_DCTD_IO_10_SEL_SET(value) (((value) << 0) & 0x0000000f)
7288
7298
#define ALT_PINMUX_DCTD_IO_10_RSVD_LSB 4
7299
7300
#define ALT_PINMUX_DCTD_IO_10_RSVD_MSB 31
7301
7302
#define ALT_PINMUX_DCTD_IO_10_RSVD_WIDTH 28
7303
7304
#define ALT_PINMUX_DCTD_IO_10_RSVD_SET_MSK 0xfffffff0
7305
7306
#define ALT_PINMUX_DCTD_IO_10_RSVD_CLR_MSK 0x0000000f
7307
7308
#define ALT_PINMUX_DCTD_IO_10_RSVD_RESET 0x0
7309
7310
#define ALT_PINMUX_DCTD_IO_10_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
7311
7312
#define ALT_PINMUX_DCTD_IO_10_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
7313
7314
#ifndef __ASSEMBLY__
7315
7325
struct
ALT_PINMUX_DCTD_IO_10_s
7326
{
7327
uint32_t
sel
: 4;
7328
const
uint32_t
Reserved
: 28;
7329
};
7330
7332
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_10_s
ALT_PINMUX_DCTD_IO_10_t
;
7333
#endif
/* __ASSEMBLY__ */
7334
7336
#define ALT_PINMUX_DCTD_IO_10_RESET 0x0000000f
7337
7338
#define ALT_PINMUX_DCTD_IO_10_OFST 0x24
7339
7400
#define ALT_PINMUX_DCTD_IO_11_SEL_LSB 0
7401
7402
#define ALT_PINMUX_DCTD_IO_11_SEL_MSB 3
7403
7404
#define ALT_PINMUX_DCTD_IO_11_SEL_WIDTH 4
7405
7406
#define ALT_PINMUX_DCTD_IO_11_SEL_SET_MSK 0x0000000f
7407
7408
#define ALT_PINMUX_DCTD_IO_11_SEL_CLR_MSK 0xfffffff0
7409
7410
#define ALT_PINMUX_DCTD_IO_11_SEL_RESET 0xf
7411
7412
#define ALT_PINMUX_DCTD_IO_11_SEL_GET(value) (((value) & 0x0000000f) >> 0)
7413
7414
#define ALT_PINMUX_DCTD_IO_11_SEL_SET(value) (((value) << 0) & 0x0000000f)
7415
7425
#define ALT_PINMUX_DCTD_IO_11_RSVD_LSB 4
7426
7427
#define ALT_PINMUX_DCTD_IO_11_RSVD_MSB 31
7428
7429
#define ALT_PINMUX_DCTD_IO_11_RSVD_WIDTH 28
7430
7431
#define ALT_PINMUX_DCTD_IO_11_RSVD_SET_MSK 0xfffffff0
7432
7433
#define ALT_PINMUX_DCTD_IO_11_RSVD_CLR_MSK 0x0000000f
7434
7435
#define ALT_PINMUX_DCTD_IO_11_RSVD_RESET 0x0
7436
7437
#define ALT_PINMUX_DCTD_IO_11_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
7438
7439
#define ALT_PINMUX_DCTD_IO_11_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
7440
7441
#ifndef __ASSEMBLY__
7442
7452
struct
ALT_PINMUX_DCTD_IO_11_s
7453
{
7454
uint32_t
sel
: 4;
7455
const
uint32_t
Reserved
: 28;
7456
};
7457
7459
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_11_s
ALT_PINMUX_DCTD_IO_11_t
;
7460
#endif
/* __ASSEMBLY__ */
7461
7463
#define ALT_PINMUX_DCTD_IO_11_RESET 0x0000000f
7464
7465
#define ALT_PINMUX_DCTD_IO_11_OFST 0x28
7466
7527
#define ALT_PINMUX_DCTD_IO_12_SEL_LSB 0
7528
7529
#define ALT_PINMUX_DCTD_IO_12_SEL_MSB 3
7530
7531
#define ALT_PINMUX_DCTD_IO_12_SEL_WIDTH 4
7532
7533
#define ALT_PINMUX_DCTD_IO_12_SEL_SET_MSK 0x0000000f
7534
7535
#define ALT_PINMUX_DCTD_IO_12_SEL_CLR_MSK 0xfffffff0
7536
7537
#define ALT_PINMUX_DCTD_IO_12_SEL_RESET 0xf
7538
7539
#define ALT_PINMUX_DCTD_IO_12_SEL_GET(value) (((value) & 0x0000000f) >> 0)
7540
7541
#define ALT_PINMUX_DCTD_IO_12_SEL_SET(value) (((value) << 0) & 0x0000000f)
7542
7552
#define ALT_PINMUX_DCTD_IO_12_RSVD_LSB 4
7553
7554
#define ALT_PINMUX_DCTD_IO_12_RSVD_MSB 31
7555
7556
#define ALT_PINMUX_DCTD_IO_12_RSVD_WIDTH 28
7557
7558
#define ALT_PINMUX_DCTD_IO_12_RSVD_SET_MSK 0xfffffff0
7559
7560
#define ALT_PINMUX_DCTD_IO_12_RSVD_CLR_MSK 0x0000000f
7561
7562
#define ALT_PINMUX_DCTD_IO_12_RSVD_RESET 0x0
7563
7564
#define ALT_PINMUX_DCTD_IO_12_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
7565
7566
#define ALT_PINMUX_DCTD_IO_12_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
7567
7568
#ifndef __ASSEMBLY__
7569
7579
struct
ALT_PINMUX_DCTD_IO_12_s
7580
{
7581
uint32_t
sel
: 4;
7582
const
uint32_t
Reserved
: 28;
7583
};
7584
7586
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_12_s
ALT_PINMUX_DCTD_IO_12_t
;
7587
#endif
/* __ASSEMBLY__ */
7588
7590
#define ALT_PINMUX_DCTD_IO_12_RESET 0x0000000f
7591
7592
#define ALT_PINMUX_DCTD_IO_12_OFST 0x2c
7593
7654
#define ALT_PINMUX_DCTD_IO_13_SEL_LSB 0
7655
7656
#define ALT_PINMUX_DCTD_IO_13_SEL_MSB 3
7657
7658
#define ALT_PINMUX_DCTD_IO_13_SEL_WIDTH 4
7659
7660
#define ALT_PINMUX_DCTD_IO_13_SEL_SET_MSK 0x0000000f
7661
7662
#define ALT_PINMUX_DCTD_IO_13_SEL_CLR_MSK 0xfffffff0
7663
7664
#define ALT_PINMUX_DCTD_IO_13_SEL_RESET 0xf
7665
7666
#define ALT_PINMUX_DCTD_IO_13_SEL_GET(value) (((value) & 0x0000000f) >> 0)
7667
7668
#define ALT_PINMUX_DCTD_IO_13_SEL_SET(value) (((value) << 0) & 0x0000000f)
7669
7679
#define ALT_PINMUX_DCTD_IO_13_RSVD_LSB 4
7680
7681
#define ALT_PINMUX_DCTD_IO_13_RSVD_MSB 31
7682
7683
#define ALT_PINMUX_DCTD_IO_13_RSVD_WIDTH 28
7684
7685
#define ALT_PINMUX_DCTD_IO_13_RSVD_SET_MSK 0xfffffff0
7686
7687
#define ALT_PINMUX_DCTD_IO_13_RSVD_CLR_MSK 0x0000000f
7688
7689
#define ALT_PINMUX_DCTD_IO_13_RSVD_RESET 0x0
7690
7691
#define ALT_PINMUX_DCTD_IO_13_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
7692
7693
#define ALT_PINMUX_DCTD_IO_13_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
7694
7695
#ifndef __ASSEMBLY__
7696
7706
struct
ALT_PINMUX_DCTD_IO_13_s
7707
{
7708
uint32_t
sel
: 4;
7709
const
uint32_t
Reserved
: 28;
7710
};
7711
7713
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_13_s
ALT_PINMUX_DCTD_IO_13_t
;
7714
#endif
/* __ASSEMBLY__ */
7715
7717
#define ALT_PINMUX_DCTD_IO_13_RESET 0x0000000f
7718
7719
#define ALT_PINMUX_DCTD_IO_13_OFST 0x30
7720
7781
#define ALT_PINMUX_DCTD_IO_14_SEL_LSB 0
7782
7783
#define ALT_PINMUX_DCTD_IO_14_SEL_MSB 3
7784
7785
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7786
7787
#define ALT_PINMUX_DCTD_IO_14_SEL_SET_MSK 0x0000000f
7788
7789
#define ALT_PINMUX_DCTD_IO_14_SEL_CLR_MSK 0xfffffff0
7790
7791
#define ALT_PINMUX_DCTD_IO_14_SEL_RESET 0xf
7792
7793
#define ALT_PINMUX_DCTD_IO_14_SEL_GET(value) (((value) & 0x0000000f) >> 0)
7794
7795
#define ALT_PINMUX_DCTD_IO_14_SEL_SET(value) (((value) << 0) & 0x0000000f)
7796
7806
#define ALT_PINMUX_DCTD_IO_14_RSVD_LSB 4
7807
7808
#define ALT_PINMUX_DCTD_IO_14_RSVD_MSB 31
7809
7810
#define ALT_PINMUX_DCTD_IO_14_RSVD_WIDTH 28
7811
7812
#define ALT_PINMUX_DCTD_IO_14_RSVD_SET_MSK 0xfffffff0
7813
7814
#define ALT_PINMUX_DCTD_IO_14_RSVD_CLR_MSK 0x0000000f
7815
7816
#define ALT_PINMUX_DCTD_IO_14_RSVD_RESET 0x0
7817
7818
#define ALT_PINMUX_DCTD_IO_14_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
7819
7820
#define ALT_PINMUX_DCTD_IO_14_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
7821
7822
#ifndef __ASSEMBLY__
7823
7833
struct
ALT_PINMUX_DCTD_IO_14_s
7834
{
7835
uint32_t
sel
: 4;
7836
const
uint32_t
Reserved
: 28;
7837
};
7838
7840
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_14_s
ALT_PINMUX_DCTD_IO_14_t
;
7841
#endif
/* __ASSEMBLY__ */
7842
7844
#define ALT_PINMUX_DCTD_IO_14_RESET 0x0000000f
7845
7846
#define ALT_PINMUX_DCTD_IO_14_OFST 0x34
7847
7908
#define ALT_PINMUX_DCTD_IO_15_SEL_LSB 0
7909
7910
#define ALT_PINMUX_DCTD_IO_15_SEL_MSB 3
7911
7912
#define ALT_PINMUX_DCTD_IO_15_SEL_WIDTH 4
7913
7914
#define ALT_PINMUX_DCTD_IO_15_SEL_SET_MSK 0x0000000f
7915
7916
#define ALT_PINMUX_DCTD_IO_15_SEL_CLR_MSK 0xfffffff0
7917
7918
#define ALT_PINMUX_DCTD_IO_15_SEL_RESET 0xf
7919
7920
#define ALT_PINMUX_DCTD_IO_15_SEL_GET(value) (((value) & 0x0000000f) >> 0)
7921
7922
#define ALT_PINMUX_DCTD_IO_15_SEL_SET(value) (((value) << 0) & 0x0000000f)
7923
7933
#define ALT_PINMUX_DCTD_IO_15_RSVD_LSB 4
7934
7935
#define ALT_PINMUX_DCTD_IO_15_RSVD_MSB 31
7936
7937
#define ALT_PINMUX_DCTD_IO_15_RSVD_WIDTH 28
7938
7939
#define ALT_PINMUX_DCTD_IO_15_RSVD_SET_MSK 0xfffffff0
7940
7941
#define ALT_PINMUX_DCTD_IO_15_RSVD_CLR_MSK 0x0000000f
7942
7943
#define ALT_PINMUX_DCTD_IO_15_RSVD_RESET 0x0
7944
7945
#define ALT_PINMUX_DCTD_IO_15_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
7946
7947
#define ALT_PINMUX_DCTD_IO_15_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
7948
7949
#ifndef __ASSEMBLY__
7950
7960
struct
ALT_PINMUX_DCTD_IO_15_s
7961
{
7962
uint32_t
sel
: 4;
7963
const
uint32_t
Reserved
: 28;
7964
};
7965
7967
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_15_s
ALT_PINMUX_DCTD_IO_15_t
;
7968
#endif
/* __ASSEMBLY__ */
7969
7971
#define ALT_PINMUX_DCTD_IO_15_RESET 0x0000000f
7972
7973
#define ALT_PINMUX_DCTD_IO_15_OFST 0x38
7974
8035
#define ALT_PINMUX_DCTD_IO_16_SEL_LSB 0
8036
8037
#define ALT_PINMUX_DCTD_IO_16_SEL_MSB 3
8038
8039
#define ALT_PINMUX_DCTD_IO_16_SEL_WIDTH 4
8040
8041
#define ALT_PINMUX_DCTD_IO_16_SEL_SET_MSK 0x0000000f
8042
8043
#define ALT_PINMUX_DCTD_IO_16_SEL_CLR_MSK 0xfffffff0
8044
8045
#define ALT_PINMUX_DCTD_IO_16_SEL_RESET 0xf
8046
8047
#define ALT_PINMUX_DCTD_IO_16_SEL_GET(value) (((value) & 0x0000000f) >> 0)
8048
8049
#define ALT_PINMUX_DCTD_IO_16_SEL_SET(value) (((value) << 0) & 0x0000000f)
8050
8060
#define ALT_PINMUX_DCTD_IO_16_RSVD_LSB 4
8061
8062
#define ALT_PINMUX_DCTD_IO_16_RSVD_MSB 31
8063
8064
#define ALT_PINMUX_DCTD_IO_16_RSVD_WIDTH 28
8065
8066
#define ALT_PINMUX_DCTD_IO_16_RSVD_SET_MSK 0xfffffff0
8067
8068
#define ALT_PINMUX_DCTD_IO_16_RSVD_CLR_MSK 0x0000000f
8069
8070
#define ALT_PINMUX_DCTD_IO_16_RSVD_RESET 0x0
8071
8072
#define ALT_PINMUX_DCTD_IO_16_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
8073
8074
#define ALT_PINMUX_DCTD_IO_16_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
8075
8076
#ifndef __ASSEMBLY__
8077
8087
struct
ALT_PINMUX_DCTD_IO_16_s
8088
{
8089
uint32_t
sel
: 4;
8090
const
uint32_t
Reserved
: 28;
8091
};
8092
8094
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_16_s
ALT_PINMUX_DCTD_IO_16_t
;
8095
#endif
/* __ASSEMBLY__ */
8096
8098
#define ALT_PINMUX_DCTD_IO_16_RESET 0x0000000f
8099
8100
#define ALT_PINMUX_DCTD_IO_16_OFST 0x3c
8101
8162
#define ALT_PINMUX_DCTD_IO_17_SEL_LSB 0
8163
8164
#define ALT_PINMUX_DCTD_IO_17_SEL_MSB 3
8165
8166
#define ALT_PINMUX_DCTD_IO_17_SEL_WIDTH 4
8167
8168
#define ALT_PINMUX_DCTD_IO_17_SEL_SET_MSK 0x0000000f
8169
8170
#define ALT_PINMUX_DCTD_IO_17_SEL_CLR_MSK 0xfffffff0
8171
8172
#define ALT_PINMUX_DCTD_IO_17_SEL_RESET 0xf
8173
8174
#define ALT_PINMUX_DCTD_IO_17_SEL_GET(value) (((value) & 0x0000000f) >> 0)
8175
8176
#define ALT_PINMUX_DCTD_IO_17_SEL_SET(value) (((value) << 0) & 0x0000000f)
8177
8187
#define ALT_PINMUX_DCTD_IO_17_RSVD_LSB 4
8188
8189
#define ALT_PINMUX_DCTD_IO_17_RSVD_MSB 31
8190
8191
#define ALT_PINMUX_DCTD_IO_17_RSVD_WIDTH 28
8192
8193
#define ALT_PINMUX_DCTD_IO_17_RSVD_SET_MSK 0xfffffff0
8194
8195
#define ALT_PINMUX_DCTD_IO_17_RSVD_CLR_MSK 0x0000000f
8196
8197
#define ALT_PINMUX_DCTD_IO_17_RSVD_RESET 0x0
8198
8199
#define ALT_PINMUX_DCTD_IO_17_RSVD_GET(value) (((value) & 0xfffffff0) >> 4)
8200
8201
#define ALT_PINMUX_DCTD_IO_17_RSVD_SET(value) (((value) << 4) & 0xfffffff0)
8202
8203
#ifndef __ASSEMBLY__
8204
8214
struct
ALT_PINMUX_DCTD_IO_17_s
8215
{
8216
uint32_t
sel
: 4;
8217
const
uint32_t
Reserved
: 28;
8218
};
8219
8221
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_17_s
ALT_PINMUX_DCTD_IO_17_t
;
8222
#endif
/* __ASSEMBLY__ */
8223
8225
#define ALT_PINMUX_DCTD_IO_17_RESET 0x0000000f
8226
8227
#define ALT_PINMUX_DCTD_IO_17_OFST 0x40
8228
8262
#define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_PERI_IO_LSB 0
8263
8264
#define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_PERI_IO_MSB 1
8265
8266
#define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_PERI_IO_WIDTH 2
8267
8268
#define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_PERI_IO_SET_MSK 0x00000003
8269
8270
#define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_PERI_IO_CLR_MSK 0xfffffffc
8271
8272
#define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_PERI_IO_RESET 0x0
8273
8274
#define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_PERI_IO_GET(value) (((value) & 0x00000003) >> 0)
8275
8276
#define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_PERI_IO_SET(value) (((value) << 0) & 0x00000003)
8277
8287
#define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_7TO2_LSB 2
8288
8289
#define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_7TO2_MSB 7
8290
8291
#define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_7TO2_WIDTH 6
8292
8293
#define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_7TO2_SET_MSK 0x000000fc
8294
8295
#define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_7TO2_CLR_MSK 0xffffff03
8296
8297
#define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_7TO2_RESET 0x0
8298
8299
#define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_7TO2_GET(value) (((value) & 0x000000fc) >> 2)
8300
8301
#define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_7TO2_SET(value) (((value) << 2) & 0x000000fc)
8302
8320
#define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_CLKRST_IO_LSB 8
8321
8322
#define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_CLKRST_IO_MSB 9
8323
8324
#define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_CLKRST_IO_WIDTH 2
8325
8326
#define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_CLKRST_IO_SET_MSK 0x00000300
8327
8328
#define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_CLKRST_IO_CLR_MSK 0xfffffcff
8329
8330
#define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_CLKRST_IO_RESET 0x0
8331
8332
#define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_CLKRST_IO_GET(value) (((value) & 0x00000300) >> 8)
8333
8334
#define ALT_PINMUX_DCTD_IO_CFG_BANK_VOLTAGE_SEL_CLKRST_IO_SET(value) (((value) << 8) & 0x00000300)
8335
8345
#define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_31TO10_LSB 10
8346
8347
#define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_31TO10_MSB 31
8348
8349
#define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_31TO10_WIDTH 22
8350
8351
#define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_31TO10_SET_MSK 0xfffffc00
8352
8353
#define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_31TO10_CLR_MSK 0x000003ff
8354
8355
#define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_31TO10_RESET 0x0
8356
8357
#define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_31TO10_GET(value) (((value) & 0xfffffc00) >> 10)
8358
8359
#define ALT_PINMUX_DCTD_IO_CFG_BANK_RSVD_31TO10_SET(value) (((value) << 10) & 0xfffffc00)
8360
8361
#ifndef __ASSEMBLY__
8362
8372
struct
ALT_PINMUX_DCTD_IO_CFG_BANK_s
8373
{
8374
uint32_t
VOLTAGE_SEL_PERI_IO
: 2;
8375
const
uint32_t
Reserved_7to2
: 6;
8376
uint32_t
VOLTAGE_SEL_CLKRST_IO
: 2;
8377
const
uint32_t
Reserved_31to10
: 22;
8378
};
8379
8381
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_BANK_s
ALT_PINMUX_DCTD_IO_CFG_BANK_t
;
8382
#endif
/* __ASSEMBLY__ */
8383
8385
#define ALT_PINMUX_DCTD_IO_CFG_BANK_RESET 0x00000000
8386
8387
#define ALT_PINMUX_DCTD_IO_CFG_BANK_OFST 0x100
8388
8424
#define ALT_PINMUX_DCTD_IO_CFG_1_PD_DRV_STRG_LSB 0
8425
8426
#define ALT_PINMUX_DCTD_IO_CFG_1_PD_DRV_STRG_MSB 4
8427
8428
#define ALT_PINMUX_DCTD_IO_CFG_1_PD_DRV_STRG_WIDTH 5
8429
8430
#define ALT_PINMUX_DCTD_IO_CFG_1_PD_DRV_STRG_SET_MSK 0x0000001f
8431
8432
#define ALT_PINMUX_DCTD_IO_CFG_1_PD_DRV_STRG_CLR_MSK 0xffffffe0
8433
8434
#define ALT_PINMUX_DCTD_IO_CFG_1_PD_DRV_STRG_RESET 0x0
8435
8436
#define ALT_PINMUX_DCTD_IO_CFG_1_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
8437
8438
#define ALT_PINMUX_DCTD_IO_CFG_1_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
8439
8453
#define ALT_PINMUX_DCTD_IO_CFG_1_PD_SLW_RT_LSB 5
8454
8455
#define ALT_PINMUX_DCTD_IO_CFG_1_PD_SLW_RT_MSB 5
8456
8457
#define ALT_PINMUX_DCTD_IO_CFG_1_PD_SLW_RT_WIDTH 1
8458
8459
#define ALT_PINMUX_DCTD_IO_CFG_1_PD_SLW_RT_SET_MSK 0x00000020
8460
8461
#define ALT_PINMUX_DCTD_IO_CFG_1_PD_SLW_RT_CLR_MSK 0xffffffdf
8462
8463
#define ALT_PINMUX_DCTD_IO_CFG_1_PD_SLW_RT_RESET 0x0
8464
8465
#define ALT_PINMUX_DCTD_IO_CFG_1_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
8466
8467
#define ALT_PINMUX_DCTD_IO_CFG_1_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
8468
8478
#define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_7TO6_LSB 6
8479
8480
#define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_7TO6_MSB 7
8481
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#define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_7TO6_WIDTH 2
8483
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#define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_7TO6_SET_MSK 0x000000c0
8485
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8487
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8489
8490
#define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
8491
8492
#define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
8493
8505
#define ALT_PINMUX_DCTD_IO_CFG_1_PU_DRV_STRG_LSB 8
8506
8507
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8508
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8510
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8512
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#define ALT_PINMUX_DCTD_IO_CFG_1_PU_DRV_STRG_CLR_MSK 0xffffe0ff
8514
8515
#define ALT_PINMUX_DCTD_IO_CFG_1_PU_DRV_STRG_RESET 0x0
8516
8517
#define ALT_PINMUX_DCTD_IO_CFG_1_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
8518
8519
#define ALT_PINMUX_DCTD_IO_CFG_1_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
8520
8534
#define ALT_PINMUX_DCTD_IO_CFG_1_PU_SLW_RT_LSB 13
8535
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8543
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8545
8546
#define ALT_PINMUX_DCTD_IO_CFG_1_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
8547
8548
#define ALT_PINMUX_DCTD_IO_CFG_1_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
8549
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8560
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8564
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#define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_15TO14_RESET 0x0
8570
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#define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
8572
8573
#define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
8574
8588
#define ALT_PINMUX_DCTD_IO_CFG_1_WK_PU_EN_LSB 16
8589
8590
#define ALT_PINMUX_DCTD_IO_CFG_1_WK_PU_EN_MSB 16
8591
8592
#define ALT_PINMUX_DCTD_IO_CFG_1_WK_PU_EN_WIDTH 1
8593
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8595
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8599
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#define ALT_PINMUX_DCTD_IO_CFG_1_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
8601
8602
#define ALT_PINMUX_DCTD_IO_CFG_1_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
8603
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8622
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#define ALT_PINMUX_DCTD_IO_CFG_1_INPUT_BUF_EN_WIDTH 2
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#define ALT_PINMUX_DCTD_IO_CFG_1_INPUT_BUF_EN_SET_MSK 0x00060000
8628
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#define ALT_PINMUX_DCTD_IO_CFG_1_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
8630
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#define ALT_PINMUX_DCTD_IO_CFG_1_INPUT_BUF_EN_RESET 0x2
8632
8633
#define ALT_PINMUX_DCTD_IO_CFG_1_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
8634
8635
#define ALT_PINMUX_DCTD_IO_CFG_1_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
8636
8656
#define ALT_PINMUX_DCTD_IO_CFG_1_RTRIM_LSB 19
8657
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#define ALT_PINMUX_DCTD_IO_CFG_1_RTRIM_MSB 21
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#define ALT_PINMUX_DCTD_IO_CFG_1_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
8669
8670
#define ALT_PINMUX_DCTD_IO_CFG_1_RTRIM_SET(value) (((value) << 19) & 0x00380000)
8671
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#define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_31TO22_MSB 31
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#define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_31TO22_SET_MSK 0xffc00000
8688
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#define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_31TO22_CLR_MSK 0x003fffff
8690
8691
#define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_31TO22_RESET 0x0
8692
8693
#define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
8694
8695
#define ALT_PINMUX_DCTD_IO_CFG_1_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
8696
8697
#ifndef __ASSEMBLY__
8698
8708
struct
ALT_PINMUX_DCTD_IO_CFG_1_s
8709
{
8710
uint32_t
PD_DRV_STRG
: 5;
8711
uint32_t
PD_SLW_RT
: 1;
8712
const
uint32_t
Reserved_7to6
: 2;
8713
uint32_t
PU_DRV_STRG
: 5;
8714
uint32_t
PU_SLW_RT
: 1;
8715
const
uint32_t
Reserved_15to14
: 2;
8716
uint32_t
WK_PU_EN
: 1;
8717
uint32_t
INPUT_BUF_EN
: 2;
8718
uint32_t
RTRIM
: 3;
8719
const
uint32_t
Reserved_31to22
: 10;
8720
};
8721
8723
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_1_s
ALT_PINMUX_DCTD_IO_CFG_1_t
;
8724
#endif
/* __ASSEMBLY__ */
8725
8727
#define ALT_PINMUX_DCTD_IO_CFG_1_RESET 0x000d0000
8728
8729
#define ALT_PINMUX_DCTD_IO_CFG_1_OFST 0x104
8730
8766
#define ALT_PINMUX_DCTD_IO_CFG_2_PD_DRV_STRG_LSB 0
8767
8768
#define ALT_PINMUX_DCTD_IO_CFG_2_PD_DRV_STRG_MSB 4
8769
8770
#define ALT_PINMUX_DCTD_IO_CFG_2_PD_DRV_STRG_WIDTH 5
8771
8772
#define ALT_PINMUX_DCTD_IO_CFG_2_PD_DRV_STRG_SET_MSK 0x0000001f
8773
8774
#define ALT_PINMUX_DCTD_IO_CFG_2_PD_DRV_STRG_CLR_MSK 0xffffffe0
8775
8776
#define ALT_PINMUX_DCTD_IO_CFG_2_PD_DRV_STRG_RESET 0x0
8777
8778
#define ALT_PINMUX_DCTD_IO_CFG_2_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
8779
8780
#define ALT_PINMUX_DCTD_IO_CFG_2_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
8781
8795
#define ALT_PINMUX_DCTD_IO_CFG_2_PD_SLW_RT_LSB 5
8796
8797
#define ALT_PINMUX_DCTD_IO_CFG_2_PD_SLW_RT_MSB 5
8798
8799
#define ALT_PINMUX_DCTD_IO_CFG_2_PD_SLW_RT_WIDTH 1
8800
8801
#define ALT_PINMUX_DCTD_IO_CFG_2_PD_SLW_RT_SET_MSK 0x00000020
8802
8803
#define ALT_PINMUX_DCTD_IO_CFG_2_PD_SLW_RT_CLR_MSK 0xffffffdf
8804
8805
#define ALT_PINMUX_DCTD_IO_CFG_2_PD_SLW_RT_RESET 0x0
8806
8807
#define ALT_PINMUX_DCTD_IO_CFG_2_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
8808
8809
#define ALT_PINMUX_DCTD_IO_CFG_2_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
8810
8820
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_7TO6_LSB 6
8821
8822
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_7TO6_MSB 7
8823
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#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_7TO6_WIDTH 2
8825
8826
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_7TO6_SET_MSK 0x000000c0
8827
8828
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_7TO6_CLR_MSK 0xffffff3f
8829
8830
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_7TO6_RESET 0x0
8831
8832
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
8833
8834
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
8835
8847
#define ALT_PINMUX_DCTD_IO_CFG_2_PU_DRV_STRG_LSB 8
8848
8849
#define ALT_PINMUX_DCTD_IO_CFG_2_PU_DRV_STRG_MSB 12
8850
8851
#define ALT_PINMUX_DCTD_IO_CFG_2_PU_DRV_STRG_WIDTH 5
8852
8853
#define ALT_PINMUX_DCTD_IO_CFG_2_PU_DRV_STRG_SET_MSK 0x00001f00
8854
8855
#define ALT_PINMUX_DCTD_IO_CFG_2_PU_DRV_STRG_CLR_MSK 0xffffe0ff
8856
8857
#define ALT_PINMUX_DCTD_IO_CFG_2_PU_DRV_STRG_RESET 0x0
8858
8859
#define ALT_PINMUX_DCTD_IO_CFG_2_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
8860
8861
#define ALT_PINMUX_DCTD_IO_CFG_2_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
8862
8876
#define ALT_PINMUX_DCTD_IO_CFG_2_PU_SLW_RT_LSB 13
8877
8878
#define ALT_PINMUX_DCTD_IO_CFG_2_PU_SLW_RT_MSB 13
8879
8880
#define ALT_PINMUX_DCTD_IO_CFG_2_PU_SLW_RT_WIDTH 1
8881
8882
#define ALT_PINMUX_DCTD_IO_CFG_2_PU_SLW_RT_SET_MSK 0x00002000
8883
8884
#define ALT_PINMUX_DCTD_IO_CFG_2_PU_SLW_RT_CLR_MSK 0xffffdfff
8885
8886
#define ALT_PINMUX_DCTD_IO_CFG_2_PU_SLW_RT_RESET 0x0
8887
8888
#define ALT_PINMUX_DCTD_IO_CFG_2_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
8889
8890
#define ALT_PINMUX_DCTD_IO_CFG_2_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
8891
8901
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_15TO14_LSB 14
8902
8903
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_15TO14_MSB 15
8904
8905
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_15TO14_WIDTH 2
8906
8907
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_15TO14_SET_MSK 0x0000c000
8908
8909
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_15TO14_CLR_MSK 0xffff3fff
8910
8911
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_15TO14_RESET 0x0
8912
8913
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
8914
8915
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
8916
8930
#define ALT_PINMUX_DCTD_IO_CFG_2_WK_PU_EN_LSB 16
8931
8932
#define ALT_PINMUX_DCTD_IO_CFG_2_WK_PU_EN_MSB 16
8933
8934
#define ALT_PINMUX_DCTD_IO_CFG_2_WK_PU_EN_WIDTH 1
8935
8936
#define ALT_PINMUX_DCTD_IO_CFG_2_WK_PU_EN_SET_MSK 0x00010000
8937
8938
#define ALT_PINMUX_DCTD_IO_CFG_2_WK_PU_EN_CLR_MSK 0xfffeffff
8939
8940
#define ALT_PINMUX_DCTD_IO_CFG_2_WK_PU_EN_RESET 0x1
8941
8942
#define ALT_PINMUX_DCTD_IO_CFG_2_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
8943
8944
#define ALT_PINMUX_DCTD_IO_CFG_2_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
8945
8963
#define ALT_PINMUX_DCTD_IO_CFG_2_INPUT_BUF_EN_LSB 17
8964
8965
#define ALT_PINMUX_DCTD_IO_CFG_2_INPUT_BUF_EN_MSB 18
8966
8967
#define ALT_PINMUX_DCTD_IO_CFG_2_INPUT_BUF_EN_WIDTH 2
8968
8969
#define ALT_PINMUX_DCTD_IO_CFG_2_INPUT_BUF_EN_SET_MSK 0x00060000
8970
8971
#define ALT_PINMUX_DCTD_IO_CFG_2_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
8972
8973
#define ALT_PINMUX_DCTD_IO_CFG_2_INPUT_BUF_EN_RESET 0x2
8974
8975
#define ALT_PINMUX_DCTD_IO_CFG_2_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
8976
8977
#define ALT_PINMUX_DCTD_IO_CFG_2_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
8978
8998
#define ALT_PINMUX_DCTD_IO_CFG_2_RTRIM_LSB 19
8999
9000
#define ALT_PINMUX_DCTD_IO_CFG_2_RTRIM_MSB 21
9001
9002
#define ALT_PINMUX_DCTD_IO_CFG_2_RTRIM_WIDTH 3
9003
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#define ALT_PINMUX_DCTD_IO_CFG_2_RTRIM_SET_MSK 0x00380000
9005
9006
#define ALT_PINMUX_DCTD_IO_CFG_2_RTRIM_CLR_MSK 0xffc7ffff
9007
9008
#define ALT_PINMUX_DCTD_IO_CFG_2_RTRIM_RESET 0x1
9009
9010
#define ALT_PINMUX_DCTD_IO_CFG_2_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
9011
9012
#define ALT_PINMUX_DCTD_IO_CFG_2_RTRIM_SET(value) (((value) << 19) & 0x00380000)
9013
9023
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_31TO22_LSB 22
9024
9025
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_31TO22_MSB 31
9026
9027
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_31TO22_WIDTH 10
9028
9029
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_31TO22_SET_MSK 0xffc00000
9030
9031
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_31TO22_CLR_MSK 0x003fffff
9032
9033
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_31TO22_RESET 0x0
9034
9035
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
9036
9037
#define ALT_PINMUX_DCTD_IO_CFG_2_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
9038
9039
#ifndef __ASSEMBLY__
9040
9050
struct
ALT_PINMUX_DCTD_IO_CFG_2_s
9051
{
9052
uint32_t
PD_DRV_STRG
: 5;
9053
uint32_t
PD_SLW_RT
: 1;
9054
const
uint32_t
Reserved_7to6
: 2;
9055
uint32_t
PU_DRV_STRG
: 5;
9056
uint32_t
PU_SLW_RT
: 1;
9057
const
uint32_t
Reserved_15to14
: 2;
9058
uint32_t
WK_PU_EN
: 1;
9059
uint32_t
INPUT_BUF_EN
: 2;
9060
uint32_t
RTRIM
: 3;
9061
const
uint32_t
Reserved_31to22
: 10;
9062
};
9063
9065
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_2_s
ALT_PINMUX_DCTD_IO_CFG_2_t
;
9066
#endif
/* __ASSEMBLY__ */
9067
9069
#define ALT_PINMUX_DCTD_IO_CFG_2_RESET 0x000d0000
9070
9071
#define ALT_PINMUX_DCTD_IO_CFG_2_OFST 0x108
9072
9108
#define ALT_PINMUX_DCTD_IO_CFG_3_PD_DRV_STRG_LSB 0
9109
9110
#define ALT_PINMUX_DCTD_IO_CFG_3_PD_DRV_STRG_MSB 4
9111
9112
#define ALT_PINMUX_DCTD_IO_CFG_3_PD_DRV_STRG_WIDTH 5
9113
9114
#define ALT_PINMUX_DCTD_IO_CFG_3_PD_DRV_STRG_SET_MSK 0x0000001f
9115
9116
#define ALT_PINMUX_DCTD_IO_CFG_3_PD_DRV_STRG_CLR_MSK 0xffffffe0
9117
9118
#define ALT_PINMUX_DCTD_IO_CFG_3_PD_DRV_STRG_RESET 0x8
9119
9120
#define ALT_PINMUX_DCTD_IO_CFG_3_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
9121
9122
#define ALT_PINMUX_DCTD_IO_CFG_3_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
9123
9137
#define ALT_PINMUX_DCTD_IO_CFG_3_PD_SLW_RT_LSB 5
9138
9139
#define ALT_PINMUX_DCTD_IO_CFG_3_PD_SLW_RT_MSB 5
9140
9141
#define ALT_PINMUX_DCTD_IO_CFG_3_PD_SLW_RT_WIDTH 1
9142
9143
#define ALT_PINMUX_DCTD_IO_CFG_3_PD_SLW_RT_SET_MSK 0x00000020
9144
9145
#define ALT_PINMUX_DCTD_IO_CFG_3_PD_SLW_RT_CLR_MSK 0xffffffdf
9146
9147
#define ALT_PINMUX_DCTD_IO_CFG_3_PD_SLW_RT_RESET 0x0
9148
9149
#define ALT_PINMUX_DCTD_IO_CFG_3_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
9150
9151
#define ALT_PINMUX_DCTD_IO_CFG_3_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
9152
9162
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_7TO6_LSB 6
9163
9164
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_7TO6_MSB 7
9165
9166
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_7TO6_WIDTH 2
9167
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#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_7TO6_SET_MSK 0x000000c0
9169
9170
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_7TO6_CLR_MSK 0xffffff3f
9171
9172
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_7TO6_RESET 0x0
9173
9174
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
9175
9176
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
9177
9189
#define ALT_PINMUX_DCTD_IO_CFG_3_PU_DRV_STRG_LSB 8
9190
9191
#define ALT_PINMUX_DCTD_IO_CFG_3_PU_DRV_STRG_MSB 12
9192
9193
#define ALT_PINMUX_DCTD_IO_CFG_3_PU_DRV_STRG_WIDTH 5
9194
9195
#define ALT_PINMUX_DCTD_IO_CFG_3_PU_DRV_STRG_SET_MSK 0x00001f00
9196
9197
#define ALT_PINMUX_DCTD_IO_CFG_3_PU_DRV_STRG_CLR_MSK 0xffffe0ff
9198
9199
#define ALT_PINMUX_DCTD_IO_CFG_3_PU_DRV_STRG_RESET 0x0
9200
9201
#define ALT_PINMUX_DCTD_IO_CFG_3_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
9202
9203
#define ALT_PINMUX_DCTD_IO_CFG_3_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
9204
9218
#define ALT_PINMUX_DCTD_IO_CFG_3_PU_SLW_RT_LSB 13
9219
9220
#define ALT_PINMUX_DCTD_IO_CFG_3_PU_SLW_RT_MSB 13
9221
9222
#define ALT_PINMUX_DCTD_IO_CFG_3_PU_SLW_RT_WIDTH 1
9223
9224
#define ALT_PINMUX_DCTD_IO_CFG_3_PU_SLW_RT_SET_MSK 0x00002000
9225
9226
#define ALT_PINMUX_DCTD_IO_CFG_3_PU_SLW_RT_CLR_MSK 0xffffdfff
9227
9228
#define ALT_PINMUX_DCTD_IO_CFG_3_PU_SLW_RT_RESET 0x0
9229
9230
#define ALT_PINMUX_DCTD_IO_CFG_3_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
9231
9232
#define ALT_PINMUX_DCTD_IO_CFG_3_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
9233
9243
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_15TO14_LSB 14
9244
9245
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_15TO14_MSB 15
9246
9247
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_15TO14_WIDTH 2
9248
9249
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_15TO14_SET_MSK 0x0000c000
9250
9251
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_15TO14_CLR_MSK 0xffff3fff
9252
9253
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_15TO14_RESET 0x0
9254
9255
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
9256
9257
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
9258
9272
#define ALT_PINMUX_DCTD_IO_CFG_3_WK_PU_EN_LSB 16
9273
9274
#define ALT_PINMUX_DCTD_IO_CFG_3_WK_PU_EN_MSB 16
9275
9276
#define ALT_PINMUX_DCTD_IO_CFG_3_WK_PU_EN_WIDTH 1
9277
9278
#define ALT_PINMUX_DCTD_IO_CFG_3_WK_PU_EN_SET_MSK 0x00010000
9279
9280
#define ALT_PINMUX_DCTD_IO_CFG_3_WK_PU_EN_CLR_MSK 0xfffeffff
9281
9282
#define ALT_PINMUX_DCTD_IO_CFG_3_WK_PU_EN_RESET 0x0
9283
9284
#define ALT_PINMUX_DCTD_IO_CFG_3_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
9285
9286
#define ALT_PINMUX_DCTD_IO_CFG_3_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
9287
9305
#define ALT_PINMUX_DCTD_IO_CFG_3_INPUT_BUF_EN_LSB 17
9306
9307
#define ALT_PINMUX_DCTD_IO_CFG_3_INPUT_BUF_EN_MSB 18
9308
9309
#define ALT_PINMUX_DCTD_IO_CFG_3_INPUT_BUF_EN_WIDTH 2
9310
9311
#define ALT_PINMUX_DCTD_IO_CFG_3_INPUT_BUF_EN_SET_MSK 0x00060000
9312
9313
#define ALT_PINMUX_DCTD_IO_CFG_3_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
9314
9315
#define ALT_PINMUX_DCTD_IO_CFG_3_INPUT_BUF_EN_RESET 0x2
9316
9317
#define ALT_PINMUX_DCTD_IO_CFG_3_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
9318
9319
#define ALT_PINMUX_DCTD_IO_CFG_3_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
9320
9340
#define ALT_PINMUX_DCTD_IO_CFG_3_RTRIM_LSB 19
9341
9342
#define ALT_PINMUX_DCTD_IO_CFG_3_RTRIM_MSB 21
9343
9344
#define ALT_PINMUX_DCTD_IO_CFG_3_RTRIM_WIDTH 3
9345
9346
#define ALT_PINMUX_DCTD_IO_CFG_3_RTRIM_SET_MSK 0x00380000
9347
9348
#define ALT_PINMUX_DCTD_IO_CFG_3_RTRIM_CLR_MSK 0xffc7ffff
9349
9350
#define ALT_PINMUX_DCTD_IO_CFG_3_RTRIM_RESET 0x1
9351
9352
#define ALT_PINMUX_DCTD_IO_CFG_3_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
9353
9354
#define ALT_PINMUX_DCTD_IO_CFG_3_RTRIM_SET(value) (((value) << 19) & 0x00380000)
9355
9365
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_31TO22_LSB 22
9366
9367
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_31TO22_MSB 31
9368
9369
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_31TO22_WIDTH 10
9370
9371
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_31TO22_SET_MSK 0xffc00000
9372
9373
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_31TO22_CLR_MSK 0x003fffff
9374
9375
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_31TO22_RESET 0x0
9376
9377
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
9378
9379
#define ALT_PINMUX_DCTD_IO_CFG_3_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
9380
9381
#ifndef __ASSEMBLY__
9382
9392
struct
ALT_PINMUX_DCTD_IO_CFG_3_s
9393
{
9394
uint32_t
PD_DRV_STRG
: 5;
9395
uint32_t
PD_SLW_RT
: 1;
9396
const
uint32_t
Reserved_7to6
: 2;
9397
uint32_t
PU_DRV_STRG
: 5;
9398
uint32_t
PU_SLW_RT
: 1;
9399
const
uint32_t
Reserved_15to14
: 2;
9400
uint32_t
WK_PU_EN
: 1;
9401
uint32_t
INPUT_BUF_EN
: 2;
9402
uint32_t
RTRIM
: 3;
9403
const
uint32_t
Reserved_31to22
: 10;
9404
};
9405
9407
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_3_s
ALT_PINMUX_DCTD_IO_CFG_3_t
;
9408
#endif
/* __ASSEMBLY__ */
9409
9411
#define ALT_PINMUX_DCTD_IO_CFG_3_RESET 0x000c0008
9412
9413
#define ALT_PINMUX_DCTD_IO_CFG_3_OFST 0x10c
9414
9450
#define ALT_PINMUX_DCTD_IO_CFG_4_PD_DRV_STRG_LSB 0
9451
9452
#define ALT_PINMUX_DCTD_IO_CFG_4_PD_DRV_STRG_MSB 4
9453
9454
#define ALT_PINMUX_DCTD_IO_CFG_4_PD_DRV_STRG_WIDTH 5
9455
9456
#define ALT_PINMUX_DCTD_IO_CFG_4_PD_DRV_STRG_SET_MSK 0x0000001f
9457
9458
#define ALT_PINMUX_DCTD_IO_CFG_4_PD_DRV_STRG_CLR_MSK 0xffffffe0
9459
9460
#define ALT_PINMUX_DCTD_IO_CFG_4_PD_DRV_STRG_RESET 0x8
9461
9462
#define ALT_PINMUX_DCTD_IO_CFG_4_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
9463
9464
#define ALT_PINMUX_DCTD_IO_CFG_4_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
9465
9479
#define ALT_PINMUX_DCTD_IO_CFG_4_PD_SLW_RT_LSB 5
9480
9481
#define ALT_PINMUX_DCTD_IO_CFG_4_PD_SLW_RT_MSB 5
9482
9483
#define ALT_PINMUX_DCTD_IO_CFG_4_PD_SLW_RT_WIDTH 1
9484
9485
#define ALT_PINMUX_DCTD_IO_CFG_4_PD_SLW_RT_SET_MSK 0x00000020
9486
9487
#define ALT_PINMUX_DCTD_IO_CFG_4_PD_SLW_RT_CLR_MSK 0xffffffdf
9488
9489
#define ALT_PINMUX_DCTD_IO_CFG_4_PD_SLW_RT_RESET 0x0
9490
9491
#define ALT_PINMUX_DCTD_IO_CFG_4_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
9492
9493
#define ALT_PINMUX_DCTD_IO_CFG_4_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
9494
9504
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_7TO6_LSB 6
9505
9506
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_7TO6_MSB 7
9507
9508
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_7TO6_WIDTH 2
9509
9510
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_7TO6_SET_MSK 0x000000c0
9511
9512
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_7TO6_CLR_MSK 0xffffff3f
9513
9514
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_7TO6_RESET 0x0
9515
9516
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
9517
9518
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
9519
9531
#define ALT_PINMUX_DCTD_IO_CFG_4_PU_DRV_STRG_LSB 8
9532
9533
#define ALT_PINMUX_DCTD_IO_CFG_4_PU_DRV_STRG_MSB 12
9534
9535
#define ALT_PINMUX_DCTD_IO_CFG_4_PU_DRV_STRG_WIDTH 5
9536
9537
#define ALT_PINMUX_DCTD_IO_CFG_4_PU_DRV_STRG_SET_MSK 0x00001f00
9538
9539
#define ALT_PINMUX_DCTD_IO_CFG_4_PU_DRV_STRG_CLR_MSK 0xffffe0ff
9540
9541
#define ALT_PINMUX_DCTD_IO_CFG_4_PU_DRV_STRG_RESET 0x0
9542
9543
#define ALT_PINMUX_DCTD_IO_CFG_4_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
9544
9545
#define ALT_PINMUX_DCTD_IO_CFG_4_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
9546
9560
#define ALT_PINMUX_DCTD_IO_CFG_4_PU_SLW_RT_LSB 13
9561
9562
#define ALT_PINMUX_DCTD_IO_CFG_4_PU_SLW_RT_MSB 13
9563
9564
#define ALT_PINMUX_DCTD_IO_CFG_4_PU_SLW_RT_WIDTH 1
9565
9566
#define ALT_PINMUX_DCTD_IO_CFG_4_PU_SLW_RT_SET_MSK 0x00002000
9567
9568
#define ALT_PINMUX_DCTD_IO_CFG_4_PU_SLW_RT_CLR_MSK 0xffffdfff
9569
9570
#define ALT_PINMUX_DCTD_IO_CFG_4_PU_SLW_RT_RESET 0x0
9571
9572
#define ALT_PINMUX_DCTD_IO_CFG_4_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
9573
9574
#define ALT_PINMUX_DCTD_IO_CFG_4_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
9575
9585
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_15TO14_LSB 14
9586
9587
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_15TO14_MSB 15
9588
9589
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_15TO14_WIDTH 2
9590
9591
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_15TO14_SET_MSK 0x0000c000
9592
9593
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_15TO14_CLR_MSK 0xffff3fff
9594
9595
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_15TO14_RESET 0x0
9596
9597
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
9598
9599
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
9600
9614
#define ALT_PINMUX_DCTD_IO_CFG_4_WK_PU_EN_LSB 16
9615
9616
#define ALT_PINMUX_DCTD_IO_CFG_4_WK_PU_EN_MSB 16
9617
9618
#define ALT_PINMUX_DCTD_IO_CFG_4_WK_PU_EN_WIDTH 1
9619
9620
#define ALT_PINMUX_DCTD_IO_CFG_4_WK_PU_EN_SET_MSK 0x00010000
9621
9622
#define ALT_PINMUX_DCTD_IO_CFG_4_WK_PU_EN_CLR_MSK 0xfffeffff
9623
9624
#define ALT_PINMUX_DCTD_IO_CFG_4_WK_PU_EN_RESET 0x1
9625
9626
#define ALT_PINMUX_DCTD_IO_CFG_4_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
9627
9628
#define ALT_PINMUX_DCTD_IO_CFG_4_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
9629
9647
#define ALT_PINMUX_DCTD_IO_CFG_4_INPUT_BUF_EN_LSB 17
9648
9649
#define ALT_PINMUX_DCTD_IO_CFG_4_INPUT_BUF_EN_MSB 18
9650
9651
#define ALT_PINMUX_DCTD_IO_CFG_4_INPUT_BUF_EN_WIDTH 2
9652
9653
#define ALT_PINMUX_DCTD_IO_CFG_4_INPUT_BUF_EN_SET_MSK 0x00060000
9654
9655
#define ALT_PINMUX_DCTD_IO_CFG_4_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
9656
9657
#define ALT_PINMUX_DCTD_IO_CFG_4_INPUT_BUF_EN_RESET 0x2
9658
9659
#define ALT_PINMUX_DCTD_IO_CFG_4_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
9660
9661
#define ALT_PINMUX_DCTD_IO_CFG_4_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
9662
9682
#define ALT_PINMUX_DCTD_IO_CFG_4_RTRIM_LSB 19
9683
9684
#define ALT_PINMUX_DCTD_IO_CFG_4_RTRIM_MSB 21
9685
9686
#define ALT_PINMUX_DCTD_IO_CFG_4_RTRIM_WIDTH 3
9687
9688
#define ALT_PINMUX_DCTD_IO_CFG_4_RTRIM_SET_MSK 0x00380000
9689
9690
#define ALT_PINMUX_DCTD_IO_CFG_4_RTRIM_CLR_MSK 0xffc7ffff
9691
9692
#define ALT_PINMUX_DCTD_IO_CFG_4_RTRIM_RESET 0x1
9693
9694
#define ALT_PINMUX_DCTD_IO_CFG_4_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
9695
9696
#define ALT_PINMUX_DCTD_IO_CFG_4_RTRIM_SET(value) (((value) << 19) & 0x00380000)
9697
9707
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_31TO22_LSB 22
9708
9709
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_31TO22_MSB 31
9710
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#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_31TO22_WIDTH 10
9712
9713
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_31TO22_SET_MSK 0xffc00000
9714
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#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_31TO22_CLR_MSK 0x003fffff
9716
9717
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_31TO22_RESET 0x0
9718
9719
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
9720
9721
#define ALT_PINMUX_DCTD_IO_CFG_4_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
9722
9723
#ifndef __ASSEMBLY__
9724
9734
struct
ALT_PINMUX_DCTD_IO_CFG_4_s
9735
{
9736
uint32_t
PD_DRV_STRG
: 5;
9737
uint32_t
PD_SLW_RT
: 1;
9738
const
uint32_t
Reserved_7to6
: 2;
9739
uint32_t
PU_DRV_STRG
: 5;
9740
uint32_t
PU_SLW_RT
: 1;
9741
const
uint32_t
Reserved_15to14
: 2;
9742
uint32_t
WK_PU_EN
: 1;
9743
uint32_t
INPUT_BUF_EN
: 2;
9744
uint32_t
RTRIM
: 3;
9745
const
uint32_t
Reserved_31to22
: 10;
9746
};
9747
9749
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_4_s
ALT_PINMUX_DCTD_IO_CFG_4_t
;
9750
#endif
/* __ASSEMBLY__ */
9751
9753
#define ALT_PINMUX_DCTD_IO_CFG_4_RESET 0x000d0008
9754
9755
#define ALT_PINMUX_DCTD_IO_CFG_4_OFST 0x110
9756
9792
#define ALT_PINMUX_DCTD_IO_CFG_5_PD_DRV_STRG_LSB 0
9793
9794
#define ALT_PINMUX_DCTD_IO_CFG_5_PD_DRV_STRG_MSB 4
9795
9796
#define ALT_PINMUX_DCTD_IO_CFG_5_PD_DRV_STRG_WIDTH 5
9797
9798
#define ALT_PINMUX_DCTD_IO_CFG_5_PD_DRV_STRG_SET_MSK 0x0000001f
9799
9800
#define ALT_PINMUX_DCTD_IO_CFG_5_PD_DRV_STRG_CLR_MSK 0xffffffe0
9801
9802
#define ALT_PINMUX_DCTD_IO_CFG_5_PD_DRV_STRG_RESET 0x8
9803
9804
#define ALT_PINMUX_DCTD_IO_CFG_5_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
9805
9806
#define ALT_PINMUX_DCTD_IO_CFG_5_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
9807
9821
#define ALT_PINMUX_DCTD_IO_CFG_5_PD_SLW_RT_LSB 5
9822
9823
#define ALT_PINMUX_DCTD_IO_CFG_5_PD_SLW_RT_MSB 5
9824
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9826
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#define ALT_PINMUX_DCTD_IO_CFG_5_PD_SLW_RT_SET_MSK 0x00000020
9828
9829
#define ALT_PINMUX_DCTD_IO_CFG_5_PD_SLW_RT_CLR_MSK 0xffffffdf
9830
9831
#define ALT_PINMUX_DCTD_IO_CFG_5_PD_SLW_RT_RESET 0x0
9832
9833
#define ALT_PINMUX_DCTD_IO_CFG_5_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
9834
9835
#define ALT_PINMUX_DCTD_IO_CFG_5_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
9836
9846
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_7TO6_LSB 6
9847
9848
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_7TO6_MSB 7
9849
9850
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_7TO6_WIDTH 2
9851
9852
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_7TO6_SET_MSK 0x000000c0
9853
9854
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_7TO6_CLR_MSK 0xffffff3f
9855
9856
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_7TO6_RESET 0x0
9857
9858
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
9859
9860
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
9861
9873
#define ALT_PINMUX_DCTD_IO_CFG_5_PU_DRV_STRG_LSB 8
9874
9875
#define ALT_PINMUX_DCTD_IO_CFG_5_PU_DRV_STRG_MSB 12
9876
9877
#define ALT_PINMUX_DCTD_IO_CFG_5_PU_DRV_STRG_WIDTH 5
9878
9879
#define ALT_PINMUX_DCTD_IO_CFG_5_PU_DRV_STRG_SET_MSK 0x00001f00
9880
9881
#define ALT_PINMUX_DCTD_IO_CFG_5_PU_DRV_STRG_CLR_MSK 0xffffe0ff
9882
9883
#define ALT_PINMUX_DCTD_IO_CFG_5_PU_DRV_STRG_RESET 0x0
9884
9885
#define ALT_PINMUX_DCTD_IO_CFG_5_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
9886
9887
#define ALT_PINMUX_DCTD_IO_CFG_5_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
9888
9902
#define ALT_PINMUX_DCTD_IO_CFG_5_PU_SLW_RT_LSB 13
9903
9904
#define ALT_PINMUX_DCTD_IO_CFG_5_PU_SLW_RT_MSB 13
9905
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9907
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#define ALT_PINMUX_DCTD_IO_CFG_5_PU_SLW_RT_SET_MSK 0x00002000
9909
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#define ALT_PINMUX_DCTD_IO_CFG_5_PU_SLW_RT_CLR_MSK 0xffffdfff
9911
9912
#define ALT_PINMUX_DCTD_IO_CFG_5_PU_SLW_RT_RESET 0x0
9913
9914
#define ALT_PINMUX_DCTD_IO_CFG_5_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
9915
9916
#define ALT_PINMUX_DCTD_IO_CFG_5_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
9917
9927
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_15TO14_LSB 14
9928
9929
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_15TO14_MSB 15
9930
9931
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_15TO14_WIDTH 2
9932
9933
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_15TO14_SET_MSK 0x0000c000
9934
9935
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_15TO14_CLR_MSK 0xffff3fff
9936
9937
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_15TO14_RESET 0x0
9938
9939
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
9940
9941
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
9942
9956
#define ALT_PINMUX_DCTD_IO_CFG_5_WK_PU_EN_LSB 16
9957
9958
#define ALT_PINMUX_DCTD_IO_CFG_5_WK_PU_EN_MSB 16
9959
9960
#define ALT_PINMUX_DCTD_IO_CFG_5_WK_PU_EN_WIDTH 1
9961
9962
#define ALT_PINMUX_DCTD_IO_CFG_5_WK_PU_EN_SET_MSK 0x00010000
9963
9964
#define ALT_PINMUX_DCTD_IO_CFG_5_WK_PU_EN_CLR_MSK 0xfffeffff
9965
9966
#define ALT_PINMUX_DCTD_IO_CFG_5_WK_PU_EN_RESET 0x1
9967
9968
#define ALT_PINMUX_DCTD_IO_CFG_5_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
9969
9970
#define ALT_PINMUX_DCTD_IO_CFG_5_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
9971
9989
#define ALT_PINMUX_DCTD_IO_CFG_5_INPUT_BUF_EN_LSB 17
9990
9991
#define ALT_PINMUX_DCTD_IO_CFG_5_INPUT_BUF_EN_MSB 18
9992
9993
#define ALT_PINMUX_DCTD_IO_CFG_5_INPUT_BUF_EN_WIDTH 2
9994
9995
#define ALT_PINMUX_DCTD_IO_CFG_5_INPUT_BUF_EN_SET_MSK 0x00060000
9996
9997
#define ALT_PINMUX_DCTD_IO_CFG_5_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
9998
9999
#define ALT_PINMUX_DCTD_IO_CFG_5_INPUT_BUF_EN_RESET 0x2
10000
10001
#define ALT_PINMUX_DCTD_IO_CFG_5_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
10002
10003
#define ALT_PINMUX_DCTD_IO_CFG_5_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
10004
10024
#define ALT_PINMUX_DCTD_IO_CFG_5_RTRIM_LSB 19
10025
10026
#define ALT_PINMUX_DCTD_IO_CFG_5_RTRIM_MSB 21
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10028
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10030
#define ALT_PINMUX_DCTD_IO_CFG_5_RTRIM_SET_MSK 0x00380000
10031
10032
#define ALT_PINMUX_DCTD_IO_CFG_5_RTRIM_CLR_MSK 0xffc7ffff
10033
10034
#define ALT_PINMUX_DCTD_IO_CFG_5_RTRIM_RESET 0x1
10035
10036
#define ALT_PINMUX_DCTD_IO_CFG_5_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
10037
10038
#define ALT_PINMUX_DCTD_IO_CFG_5_RTRIM_SET(value) (((value) << 19) & 0x00380000)
10039
10049
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_31TO22_LSB 22
10050
10051
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_31TO22_MSB 31
10052
10053
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_31TO22_WIDTH 10
10054
10055
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_31TO22_SET_MSK 0xffc00000
10056
10057
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_31TO22_CLR_MSK 0x003fffff
10058
10059
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_31TO22_RESET 0x0
10060
10061
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
10062
10063
#define ALT_PINMUX_DCTD_IO_CFG_5_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
10064
10065
#ifndef __ASSEMBLY__
10066
10076
struct
ALT_PINMUX_DCTD_IO_CFG_5_s
10077
{
10078
uint32_t
PD_DRV_STRG
: 5;
10079
uint32_t
PD_SLW_RT
: 1;
10080
const
uint32_t
Reserved_7to6
: 2;
10081
uint32_t
PU_DRV_STRG
: 5;
10082
uint32_t
PU_SLW_RT
: 1;
10083
const
uint32_t
Reserved_15to14
: 2;
10084
uint32_t
WK_PU_EN
: 1;
10085
uint32_t
INPUT_BUF_EN
: 2;
10086
uint32_t
RTRIM
: 3;
10087
const
uint32_t
Reserved_31to22
: 10;
10088
};
10089
10091
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_5_s
ALT_PINMUX_DCTD_IO_CFG_5_t
;
10092
#endif
/* __ASSEMBLY__ */
10093
10095
#define ALT_PINMUX_DCTD_IO_CFG_5_RESET 0x000d0008
10096
10097
#define ALT_PINMUX_DCTD_IO_CFG_5_OFST 0x114
10098
10134
#define ALT_PINMUX_DCTD_IO_CFG_6_PD_DRV_STRG_LSB 0
10135
10136
#define ALT_PINMUX_DCTD_IO_CFG_6_PD_DRV_STRG_MSB 4
10137
10138
#define ALT_PINMUX_DCTD_IO_CFG_6_PD_DRV_STRG_WIDTH 5
10139
10140
#define ALT_PINMUX_DCTD_IO_CFG_6_PD_DRV_STRG_SET_MSK 0x0000001f
10141
10142
#define ALT_PINMUX_DCTD_IO_CFG_6_PD_DRV_STRG_CLR_MSK 0xffffffe0
10143
10144
#define ALT_PINMUX_DCTD_IO_CFG_6_PD_DRV_STRG_RESET 0x8
10145
10146
#define ALT_PINMUX_DCTD_IO_CFG_6_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
10147
10148
#define ALT_PINMUX_DCTD_IO_CFG_6_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
10149
10163
#define ALT_PINMUX_DCTD_IO_CFG_6_PD_SLW_RT_LSB 5
10164
10165
#define ALT_PINMUX_DCTD_IO_CFG_6_PD_SLW_RT_MSB 5
10166
10167
#define ALT_PINMUX_DCTD_IO_CFG_6_PD_SLW_RT_WIDTH 1
10168
10169
#define ALT_PINMUX_DCTD_IO_CFG_6_PD_SLW_RT_SET_MSK 0x00000020
10170
10171
#define ALT_PINMUX_DCTD_IO_CFG_6_PD_SLW_RT_CLR_MSK 0xffffffdf
10172
10173
#define ALT_PINMUX_DCTD_IO_CFG_6_PD_SLW_RT_RESET 0x0
10174
10175
#define ALT_PINMUX_DCTD_IO_CFG_6_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
10176
10177
#define ALT_PINMUX_DCTD_IO_CFG_6_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
10178
10188
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_7TO6_LSB 6
10189
10190
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_7TO6_MSB 7
10191
10192
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_7TO6_WIDTH 2
10193
10194
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_7TO6_SET_MSK 0x000000c0
10195
10196
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_7TO6_CLR_MSK 0xffffff3f
10197
10198
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_7TO6_RESET 0x0
10199
10200
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
10201
10202
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
10203
10215
#define ALT_PINMUX_DCTD_IO_CFG_6_PU_DRV_STRG_LSB 8
10216
10217
#define ALT_PINMUX_DCTD_IO_CFG_6_PU_DRV_STRG_MSB 12
10218
10219
#define ALT_PINMUX_DCTD_IO_CFG_6_PU_DRV_STRG_WIDTH 5
10220
10221
#define ALT_PINMUX_DCTD_IO_CFG_6_PU_DRV_STRG_SET_MSK 0x00001f00
10222
10223
#define ALT_PINMUX_DCTD_IO_CFG_6_PU_DRV_STRG_CLR_MSK 0xffffe0ff
10224
10225
#define ALT_PINMUX_DCTD_IO_CFG_6_PU_DRV_STRG_RESET 0x0
10226
10227
#define ALT_PINMUX_DCTD_IO_CFG_6_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
10228
10229
#define ALT_PINMUX_DCTD_IO_CFG_6_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
10230
10244
#define ALT_PINMUX_DCTD_IO_CFG_6_PU_SLW_RT_LSB 13
10245
10246
#define ALT_PINMUX_DCTD_IO_CFG_6_PU_SLW_RT_MSB 13
10247
10248
#define ALT_PINMUX_DCTD_IO_CFG_6_PU_SLW_RT_WIDTH 1
10249
10250
#define ALT_PINMUX_DCTD_IO_CFG_6_PU_SLW_RT_SET_MSK 0x00002000
10251
10252
#define ALT_PINMUX_DCTD_IO_CFG_6_PU_SLW_RT_CLR_MSK 0xffffdfff
10253
10254
#define ALT_PINMUX_DCTD_IO_CFG_6_PU_SLW_RT_RESET 0x0
10255
10256
#define ALT_PINMUX_DCTD_IO_CFG_6_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
10257
10258
#define ALT_PINMUX_DCTD_IO_CFG_6_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
10259
10269
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_15TO14_LSB 14
10270
10271
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_15TO14_MSB 15
10272
10273
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_15TO14_WIDTH 2
10274
10275
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_15TO14_SET_MSK 0x0000c000
10276
10277
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_15TO14_CLR_MSK 0xffff3fff
10278
10279
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_15TO14_RESET 0x0
10280
10281
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
10282
10283
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
10284
10298
#define ALT_PINMUX_DCTD_IO_CFG_6_WK_PU_EN_LSB 16
10299
10300
#define ALT_PINMUX_DCTD_IO_CFG_6_WK_PU_EN_MSB 16
10301
10302
#define ALT_PINMUX_DCTD_IO_CFG_6_WK_PU_EN_WIDTH 1
10303
10304
#define ALT_PINMUX_DCTD_IO_CFG_6_WK_PU_EN_SET_MSK 0x00010000
10305
10306
#define ALT_PINMUX_DCTD_IO_CFG_6_WK_PU_EN_CLR_MSK 0xfffeffff
10307
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#define ALT_PINMUX_DCTD_IO_CFG_6_WK_PU_EN_RESET 0x1
10309
10310
#define ALT_PINMUX_DCTD_IO_CFG_6_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
10311
10312
#define ALT_PINMUX_DCTD_IO_CFG_6_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
10313
10331
#define ALT_PINMUX_DCTD_IO_CFG_6_INPUT_BUF_EN_LSB 17
10332
10333
#define ALT_PINMUX_DCTD_IO_CFG_6_INPUT_BUF_EN_MSB 18
10334
10335
#define ALT_PINMUX_DCTD_IO_CFG_6_INPUT_BUF_EN_WIDTH 2
10336
10337
#define ALT_PINMUX_DCTD_IO_CFG_6_INPUT_BUF_EN_SET_MSK 0x00060000
10338
10339
#define ALT_PINMUX_DCTD_IO_CFG_6_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
10340
10341
#define ALT_PINMUX_DCTD_IO_CFG_6_INPUT_BUF_EN_RESET 0x2
10342
10343
#define ALT_PINMUX_DCTD_IO_CFG_6_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
10344
10345
#define ALT_PINMUX_DCTD_IO_CFG_6_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
10346
10366
#define ALT_PINMUX_DCTD_IO_CFG_6_RTRIM_LSB 19
10367
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#define ALT_PINMUX_DCTD_IO_CFG_6_RTRIM_MSB 21
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#define ALT_PINMUX_DCTD_IO_CFG_6_RTRIM_WIDTH 3
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#define ALT_PINMUX_DCTD_IO_CFG_6_RTRIM_SET_MSK 0x00380000
10373
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#define ALT_PINMUX_DCTD_IO_CFG_6_RTRIM_CLR_MSK 0xffc7ffff
10375
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#define ALT_PINMUX_DCTD_IO_CFG_6_RTRIM_RESET 0x1
10377
10378
#define ALT_PINMUX_DCTD_IO_CFG_6_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
10379
10380
#define ALT_PINMUX_DCTD_IO_CFG_6_RTRIM_SET(value) (((value) << 19) & 0x00380000)
10381
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#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_31TO22_LSB 22
10392
10393
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_31TO22_MSB 31
10394
10395
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_31TO22_WIDTH 10
10396
10397
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_31TO22_SET_MSK 0xffc00000
10398
10399
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_31TO22_CLR_MSK 0x003fffff
10400
10401
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_31TO22_RESET 0x0
10402
10403
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
10404
10405
#define ALT_PINMUX_DCTD_IO_CFG_6_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
10406
10407
#ifndef __ASSEMBLY__
10408
10418
struct
ALT_PINMUX_DCTD_IO_CFG_6_s
10419
{
10420
uint32_t
PD_DRV_STRG
: 5;
10421
uint32_t
PD_SLW_RT
: 1;
10422
const
uint32_t
Reserved_7to6
: 2;
10423
uint32_t
PU_DRV_STRG
: 5;
10424
uint32_t
PU_SLW_RT
: 1;
10425
const
uint32_t
Reserved_15to14
: 2;
10426
uint32_t
WK_PU_EN
: 1;
10427
uint32_t
INPUT_BUF_EN
: 2;
10428
uint32_t
RTRIM
: 3;
10429
const
uint32_t
Reserved_31to22
: 10;
10430
};
10431
10433
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_6_s
ALT_PINMUX_DCTD_IO_CFG_6_t
;
10434
#endif
/* __ASSEMBLY__ */
10435
10437
#define ALT_PINMUX_DCTD_IO_CFG_6_RESET 0x000d0008
10438
10439
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10440
10476
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10477
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10479
10480
#define ALT_PINMUX_DCTD_IO_CFG_7_PD_DRV_STRG_WIDTH 5
10481
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#define ALT_PINMUX_DCTD_IO_CFG_7_PD_DRV_STRG_SET_MSK 0x0000001f
10483
10484
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10485
10486
#define ALT_PINMUX_DCTD_IO_CFG_7_PD_DRV_STRG_RESET 0x8
10487
10488
#define ALT_PINMUX_DCTD_IO_CFG_7_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
10489
10490
#define ALT_PINMUX_DCTD_IO_CFG_7_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
10491
10505
#define ALT_PINMUX_DCTD_IO_CFG_7_PD_SLW_RT_LSB 5
10506
10507
#define ALT_PINMUX_DCTD_IO_CFG_7_PD_SLW_RT_MSB 5
10508
10509
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10510
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10512
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10514
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10516
10517
#define ALT_PINMUX_DCTD_IO_CFG_7_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
10518
10519
#define ALT_PINMUX_DCTD_IO_CFG_7_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
10520
10530
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_7TO6_LSB 6
10531
10532
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_7TO6_MSB 7
10533
10534
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_7TO6_WIDTH 2
10535
10536
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_7TO6_SET_MSK 0x000000c0
10537
10538
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_7TO6_CLR_MSK 0xffffff3f
10539
10540
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_7TO6_RESET 0x0
10541
10542
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
10543
10544
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
10545
10557
#define ALT_PINMUX_DCTD_IO_CFG_7_PU_DRV_STRG_LSB 8
10558
10559
#define ALT_PINMUX_DCTD_IO_CFG_7_PU_DRV_STRG_MSB 12
10560
10561
#define ALT_PINMUX_DCTD_IO_CFG_7_PU_DRV_STRG_WIDTH 5
10562
10563
#define ALT_PINMUX_DCTD_IO_CFG_7_PU_DRV_STRG_SET_MSK 0x00001f00
10564
10565
#define ALT_PINMUX_DCTD_IO_CFG_7_PU_DRV_STRG_CLR_MSK 0xffffe0ff
10566
10567
#define ALT_PINMUX_DCTD_IO_CFG_7_PU_DRV_STRG_RESET 0x0
10568
10569
#define ALT_PINMUX_DCTD_IO_CFG_7_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
10570
10571
#define ALT_PINMUX_DCTD_IO_CFG_7_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
10572
10586
#define ALT_PINMUX_DCTD_IO_CFG_7_PU_SLW_RT_LSB 13
10587
10588
#define ALT_PINMUX_DCTD_IO_CFG_7_PU_SLW_RT_MSB 13
10589
10590
#define ALT_PINMUX_DCTD_IO_CFG_7_PU_SLW_RT_WIDTH 1
10591
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10593
10594
#define ALT_PINMUX_DCTD_IO_CFG_7_PU_SLW_RT_CLR_MSK 0xffffdfff
10595
10596
#define ALT_PINMUX_DCTD_IO_CFG_7_PU_SLW_RT_RESET 0x0
10597
10598
#define ALT_PINMUX_DCTD_IO_CFG_7_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
10599
10600
#define ALT_PINMUX_DCTD_IO_CFG_7_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
10601
10611
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_15TO14_LSB 14
10612
10613
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_15TO14_MSB 15
10614
10615
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_15TO14_WIDTH 2
10616
10617
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_15TO14_SET_MSK 0x0000c000
10618
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10620
10621
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_15TO14_RESET 0x0
10622
10623
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
10624
10625
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
10626
10640
#define ALT_PINMUX_DCTD_IO_CFG_7_WK_PU_EN_LSB 16
10641
10642
#define ALT_PINMUX_DCTD_IO_CFG_7_WK_PU_EN_MSB 16
10643
10644
#define ALT_PINMUX_DCTD_IO_CFG_7_WK_PU_EN_WIDTH 1
10645
10646
#define ALT_PINMUX_DCTD_IO_CFG_7_WK_PU_EN_SET_MSK 0x00010000
10647
10648
#define ALT_PINMUX_DCTD_IO_CFG_7_WK_PU_EN_CLR_MSK 0xfffeffff
10649
10650
#define ALT_PINMUX_DCTD_IO_CFG_7_WK_PU_EN_RESET 0x1
10651
10652
#define ALT_PINMUX_DCTD_IO_CFG_7_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
10653
10654
#define ALT_PINMUX_DCTD_IO_CFG_7_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
10655
10673
#define ALT_PINMUX_DCTD_IO_CFG_7_INPUT_BUF_EN_LSB 17
10674
10675
#define ALT_PINMUX_DCTD_IO_CFG_7_INPUT_BUF_EN_MSB 18
10676
10677
#define ALT_PINMUX_DCTD_IO_CFG_7_INPUT_BUF_EN_WIDTH 2
10678
10679
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10680
10681
#define ALT_PINMUX_DCTD_IO_CFG_7_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
10682
10683
#define ALT_PINMUX_DCTD_IO_CFG_7_INPUT_BUF_EN_RESET 0x2
10684
10685
#define ALT_PINMUX_DCTD_IO_CFG_7_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
10686
10687
#define ALT_PINMUX_DCTD_IO_CFG_7_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
10688
10708
#define ALT_PINMUX_DCTD_IO_CFG_7_RTRIM_LSB 19
10709
10710
#define ALT_PINMUX_DCTD_IO_CFG_7_RTRIM_MSB 21
10711
10712
#define ALT_PINMUX_DCTD_IO_CFG_7_RTRIM_WIDTH 3
10713
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10715
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#define ALT_PINMUX_DCTD_IO_CFG_7_RTRIM_CLR_MSK 0xffc7ffff
10717
10718
#define ALT_PINMUX_DCTD_IO_CFG_7_RTRIM_RESET 0x1
10719
10720
#define ALT_PINMUX_DCTD_IO_CFG_7_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
10721
10722
#define ALT_PINMUX_DCTD_IO_CFG_7_RTRIM_SET(value) (((value) << 19) & 0x00380000)
10723
10733
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_31TO22_LSB 22
10734
10735
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_31TO22_MSB 31
10736
10737
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_31TO22_WIDTH 10
10738
10739
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_31TO22_SET_MSK 0xffc00000
10740
10741
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_31TO22_CLR_MSK 0x003fffff
10742
10743
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_31TO22_RESET 0x0
10744
10745
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
10746
10747
#define ALT_PINMUX_DCTD_IO_CFG_7_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
10748
10749
#ifndef __ASSEMBLY__
10750
10760
struct
ALT_PINMUX_DCTD_IO_CFG_7_s
10761
{
10762
uint32_t
PD_DRV_STRG
: 5;
10763
uint32_t
PD_SLW_RT
: 1;
10764
const
uint32_t
Reserved_7to6
: 2;
10765
uint32_t
PU_DRV_STRG
: 5;
10766
uint32_t
PU_SLW_RT
: 1;
10767
const
uint32_t
Reserved_15to14
: 2;
10768
uint32_t
WK_PU_EN
: 1;
10769
uint32_t
INPUT_BUF_EN
: 2;
10770
uint32_t
RTRIM
: 3;
10771
const
uint32_t
Reserved_31to22
: 10;
10772
};
10773
10775
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_7_s
ALT_PINMUX_DCTD_IO_CFG_7_t
;
10776
#endif
/* __ASSEMBLY__ */
10777
10779
#define ALT_PINMUX_DCTD_IO_CFG_7_RESET 0x000d0008
10780
10781
#define ALT_PINMUX_DCTD_IO_CFG_7_OFST 0x11c
10782
10818
#define ALT_PINMUX_DCTD_IO_CFG_8_PD_DRV_STRG_LSB 0
10819
10820
#define ALT_PINMUX_DCTD_IO_CFG_8_PD_DRV_STRG_MSB 4
10821
10822
#define ALT_PINMUX_DCTD_IO_CFG_8_PD_DRV_STRG_WIDTH 5
10823
10824
#define ALT_PINMUX_DCTD_IO_CFG_8_PD_DRV_STRG_SET_MSK 0x0000001f
10825
10826
#define ALT_PINMUX_DCTD_IO_CFG_8_PD_DRV_STRG_CLR_MSK 0xffffffe0
10827
10828
#define ALT_PINMUX_DCTD_IO_CFG_8_PD_DRV_STRG_RESET 0x8
10829
10830
#define ALT_PINMUX_DCTD_IO_CFG_8_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
10831
10832
#define ALT_PINMUX_DCTD_IO_CFG_8_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
10833
10847
#define ALT_PINMUX_DCTD_IO_CFG_8_PD_SLW_RT_LSB 5
10848
10849
#define ALT_PINMUX_DCTD_IO_CFG_8_PD_SLW_RT_MSB 5
10850
10851
#define ALT_PINMUX_DCTD_IO_CFG_8_PD_SLW_RT_WIDTH 1
10852
10853
#define ALT_PINMUX_DCTD_IO_CFG_8_PD_SLW_RT_SET_MSK 0x00000020
10854
10855
#define ALT_PINMUX_DCTD_IO_CFG_8_PD_SLW_RT_CLR_MSK 0xffffffdf
10856
10857
#define ALT_PINMUX_DCTD_IO_CFG_8_PD_SLW_RT_RESET 0x0
10858
10859
#define ALT_PINMUX_DCTD_IO_CFG_8_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
10860
10861
#define ALT_PINMUX_DCTD_IO_CFG_8_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
10862
10872
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_7TO6_LSB 6
10873
10874
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_7TO6_MSB 7
10875
10876
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_7TO6_WIDTH 2
10877
10878
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_7TO6_SET_MSK 0x000000c0
10879
10880
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_7TO6_CLR_MSK 0xffffff3f
10881
10882
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_7TO6_RESET 0x0
10883
10884
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
10885
10886
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
10887
10899
#define ALT_PINMUX_DCTD_IO_CFG_8_PU_DRV_STRG_LSB 8
10900
10901
#define ALT_PINMUX_DCTD_IO_CFG_8_PU_DRV_STRG_MSB 12
10902
10903
#define ALT_PINMUX_DCTD_IO_CFG_8_PU_DRV_STRG_WIDTH 5
10904
10905
#define ALT_PINMUX_DCTD_IO_CFG_8_PU_DRV_STRG_SET_MSK 0x00001f00
10906
10907
#define ALT_PINMUX_DCTD_IO_CFG_8_PU_DRV_STRG_CLR_MSK 0xffffe0ff
10908
10909
#define ALT_PINMUX_DCTD_IO_CFG_8_PU_DRV_STRG_RESET 0x0
10910
10911
#define ALT_PINMUX_DCTD_IO_CFG_8_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
10912
10913
#define ALT_PINMUX_DCTD_IO_CFG_8_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
10914
10928
#define ALT_PINMUX_DCTD_IO_CFG_8_PU_SLW_RT_LSB 13
10929
10930
#define ALT_PINMUX_DCTD_IO_CFG_8_PU_SLW_RT_MSB 13
10931
10932
#define ALT_PINMUX_DCTD_IO_CFG_8_PU_SLW_RT_WIDTH 1
10933
10934
#define ALT_PINMUX_DCTD_IO_CFG_8_PU_SLW_RT_SET_MSK 0x00002000
10935
10936
#define ALT_PINMUX_DCTD_IO_CFG_8_PU_SLW_RT_CLR_MSK 0xffffdfff
10937
10938
#define ALT_PINMUX_DCTD_IO_CFG_8_PU_SLW_RT_RESET 0x0
10939
10940
#define ALT_PINMUX_DCTD_IO_CFG_8_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
10941
10942
#define ALT_PINMUX_DCTD_IO_CFG_8_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
10943
10953
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_15TO14_LSB 14
10954
10955
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_15TO14_MSB 15
10956
10957
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_15TO14_WIDTH 2
10958
10959
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_15TO14_SET_MSK 0x0000c000
10960
10961
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_15TO14_CLR_MSK 0xffff3fff
10962
10963
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_15TO14_RESET 0x0
10964
10965
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
10966
10967
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
10968
10982
#define ALT_PINMUX_DCTD_IO_CFG_8_WK_PU_EN_LSB 16
10983
10984
#define ALT_PINMUX_DCTD_IO_CFG_8_WK_PU_EN_MSB 16
10985
10986
#define ALT_PINMUX_DCTD_IO_CFG_8_WK_PU_EN_WIDTH 1
10987
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10991
10992
#define ALT_PINMUX_DCTD_IO_CFG_8_WK_PU_EN_RESET 0x1
10993
10994
#define ALT_PINMUX_DCTD_IO_CFG_8_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
10995
10996
#define ALT_PINMUX_DCTD_IO_CFG_8_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
10997
11015
#define ALT_PINMUX_DCTD_IO_CFG_8_INPUT_BUF_EN_LSB 17
11016
11017
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11018
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11020
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11022
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#define ALT_PINMUX_DCTD_IO_CFG_8_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
11024
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#define ALT_PINMUX_DCTD_IO_CFG_8_INPUT_BUF_EN_RESET 0x2
11026
11027
#define ALT_PINMUX_DCTD_IO_CFG_8_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
11028
11029
#define ALT_PINMUX_DCTD_IO_CFG_8_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
11030
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#define ALT_PINMUX_DCTD_IO_CFG_8_RTRIM_LSB 19
11051
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#define ALT_PINMUX_DCTD_IO_CFG_8_RTRIM_CLR_MSK 0xffc7ffff
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11060
#define ALT_PINMUX_DCTD_IO_CFG_8_RTRIM_RESET 0x1
11061
11062
#define ALT_PINMUX_DCTD_IO_CFG_8_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
11063
11064
#define ALT_PINMUX_DCTD_IO_CFG_8_RTRIM_SET(value) (((value) << 19) & 0x00380000)
11065
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#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_31TO22_LSB 22
11076
11077
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_31TO22_MSB 31
11078
11079
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_31TO22_WIDTH 10
11080
11081
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_31TO22_SET_MSK 0xffc00000
11082
11083
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_31TO22_CLR_MSK 0x003fffff
11084
11085
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_31TO22_RESET 0x0
11086
11087
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
11088
11089
#define ALT_PINMUX_DCTD_IO_CFG_8_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
11090
11091
#ifndef __ASSEMBLY__
11092
11102
struct
ALT_PINMUX_DCTD_IO_CFG_8_s
11103
{
11104
uint32_t
PD_DRV_STRG
: 5;
11105
uint32_t
PD_SLW_RT
: 1;
11106
const
uint32_t
Reserved_7to6
: 2;
11107
uint32_t
PU_DRV_STRG
: 5;
11108
uint32_t
PU_SLW_RT
: 1;
11109
const
uint32_t
Reserved_15to14
: 2;
11110
uint32_t
WK_PU_EN
: 1;
11111
uint32_t
INPUT_BUF_EN
: 2;
11112
uint32_t
RTRIM
: 3;
11113
const
uint32_t
Reserved_31to22
: 10;
11114
};
11115
11117
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_8_s
ALT_PINMUX_DCTD_IO_CFG_8_t
;
11118
#endif
/* __ASSEMBLY__ */
11119
11121
#define ALT_PINMUX_DCTD_IO_CFG_8_RESET 0x000d0008
11122
11123
#define ALT_PINMUX_DCTD_IO_CFG_8_OFST 0x120
11124
11160
#define ALT_PINMUX_DCTD_IO_CFG_9_PD_DRV_STRG_LSB 0
11161
11162
#define ALT_PINMUX_DCTD_IO_CFG_9_PD_DRV_STRG_MSB 4
11163
11164
#define ALT_PINMUX_DCTD_IO_CFG_9_PD_DRV_STRG_WIDTH 5
11165
11166
#define ALT_PINMUX_DCTD_IO_CFG_9_PD_DRV_STRG_SET_MSK 0x0000001f
11167
11168
#define ALT_PINMUX_DCTD_IO_CFG_9_PD_DRV_STRG_CLR_MSK 0xffffffe0
11169
11170
#define ALT_PINMUX_DCTD_IO_CFG_9_PD_DRV_STRG_RESET 0x8
11171
11172
#define ALT_PINMUX_DCTD_IO_CFG_9_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
11173
11174
#define ALT_PINMUX_DCTD_IO_CFG_9_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
11175
11189
#define ALT_PINMUX_DCTD_IO_CFG_9_PD_SLW_RT_LSB 5
11190
11191
#define ALT_PINMUX_DCTD_IO_CFG_9_PD_SLW_RT_MSB 5
11192
11193
#define ALT_PINMUX_DCTD_IO_CFG_9_PD_SLW_RT_WIDTH 1
11194
11195
#define ALT_PINMUX_DCTD_IO_CFG_9_PD_SLW_RT_SET_MSK 0x00000020
11196
11197
#define ALT_PINMUX_DCTD_IO_CFG_9_PD_SLW_RT_CLR_MSK 0xffffffdf
11198
11199
#define ALT_PINMUX_DCTD_IO_CFG_9_PD_SLW_RT_RESET 0x0
11200
11201
#define ALT_PINMUX_DCTD_IO_CFG_9_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
11202
11203
#define ALT_PINMUX_DCTD_IO_CFG_9_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
11204
11214
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_7TO6_LSB 6
11215
11216
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_7TO6_MSB 7
11217
11218
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_7TO6_WIDTH 2
11219
11220
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_7TO6_SET_MSK 0x000000c0
11221
11222
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_7TO6_CLR_MSK 0xffffff3f
11223
11224
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_7TO6_RESET 0x0
11225
11226
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
11227
11228
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
11229
11241
#define ALT_PINMUX_DCTD_IO_CFG_9_PU_DRV_STRG_LSB 8
11242
11243
#define ALT_PINMUX_DCTD_IO_CFG_9_PU_DRV_STRG_MSB 12
11244
11245
#define ALT_PINMUX_DCTD_IO_CFG_9_PU_DRV_STRG_WIDTH 5
11246
11247
#define ALT_PINMUX_DCTD_IO_CFG_9_PU_DRV_STRG_SET_MSK 0x00001f00
11248
11249
#define ALT_PINMUX_DCTD_IO_CFG_9_PU_DRV_STRG_CLR_MSK 0xffffe0ff
11250
11251
#define ALT_PINMUX_DCTD_IO_CFG_9_PU_DRV_STRG_RESET 0x0
11252
11253
#define ALT_PINMUX_DCTD_IO_CFG_9_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
11254
11255
#define ALT_PINMUX_DCTD_IO_CFG_9_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
11256
11270
#define ALT_PINMUX_DCTD_IO_CFG_9_PU_SLW_RT_LSB 13
11271
11272
#define ALT_PINMUX_DCTD_IO_CFG_9_PU_SLW_RT_MSB 13
11273
11274
#define ALT_PINMUX_DCTD_IO_CFG_9_PU_SLW_RT_WIDTH 1
11275
11276
#define ALT_PINMUX_DCTD_IO_CFG_9_PU_SLW_RT_SET_MSK 0x00002000
11277
11278
#define ALT_PINMUX_DCTD_IO_CFG_9_PU_SLW_RT_CLR_MSK 0xffffdfff
11279
11280
#define ALT_PINMUX_DCTD_IO_CFG_9_PU_SLW_RT_RESET 0x0
11281
11282
#define ALT_PINMUX_DCTD_IO_CFG_9_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
11283
11284
#define ALT_PINMUX_DCTD_IO_CFG_9_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
11285
11295
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_15TO14_LSB 14
11296
11297
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_15TO14_MSB 15
11298
11299
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_15TO14_WIDTH 2
11300
11301
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_15TO14_SET_MSK 0x0000c000
11302
11303
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_15TO14_CLR_MSK 0xffff3fff
11304
11305
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_15TO14_RESET 0x0
11306
11307
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
11308
11309
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
11310
11324
#define ALT_PINMUX_DCTD_IO_CFG_9_WK_PU_EN_LSB 16
11325
11326
#define ALT_PINMUX_DCTD_IO_CFG_9_WK_PU_EN_MSB 16
11327
11328
#define ALT_PINMUX_DCTD_IO_CFG_9_WK_PU_EN_WIDTH 1
11329
11330
#define ALT_PINMUX_DCTD_IO_CFG_9_WK_PU_EN_SET_MSK 0x00010000
11331
11332
#define ALT_PINMUX_DCTD_IO_CFG_9_WK_PU_EN_CLR_MSK 0xfffeffff
11333
11334
#define ALT_PINMUX_DCTD_IO_CFG_9_WK_PU_EN_RESET 0x1
11335
11336
#define ALT_PINMUX_DCTD_IO_CFG_9_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
11337
11338
#define ALT_PINMUX_DCTD_IO_CFG_9_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
11339
11357
#define ALT_PINMUX_DCTD_IO_CFG_9_INPUT_BUF_EN_LSB 17
11358
11359
#define ALT_PINMUX_DCTD_IO_CFG_9_INPUT_BUF_EN_MSB 18
11360
11361
#define ALT_PINMUX_DCTD_IO_CFG_9_INPUT_BUF_EN_WIDTH 2
11362
11363
#define ALT_PINMUX_DCTD_IO_CFG_9_INPUT_BUF_EN_SET_MSK 0x00060000
11364
11365
#define ALT_PINMUX_DCTD_IO_CFG_9_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
11366
11367
#define ALT_PINMUX_DCTD_IO_CFG_9_INPUT_BUF_EN_RESET 0x2
11368
11369
#define ALT_PINMUX_DCTD_IO_CFG_9_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
11370
11371
#define ALT_PINMUX_DCTD_IO_CFG_9_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
11372
11392
#define ALT_PINMUX_DCTD_IO_CFG_9_RTRIM_LSB 19
11393
11394
#define ALT_PINMUX_DCTD_IO_CFG_9_RTRIM_MSB 21
11395
11396
#define ALT_PINMUX_DCTD_IO_CFG_9_RTRIM_WIDTH 3
11397
11398
#define ALT_PINMUX_DCTD_IO_CFG_9_RTRIM_SET_MSK 0x00380000
11399
11400
#define ALT_PINMUX_DCTD_IO_CFG_9_RTRIM_CLR_MSK 0xffc7ffff
11401
11402
#define ALT_PINMUX_DCTD_IO_CFG_9_RTRIM_RESET 0x1
11403
11404
#define ALT_PINMUX_DCTD_IO_CFG_9_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
11405
11406
#define ALT_PINMUX_DCTD_IO_CFG_9_RTRIM_SET(value) (((value) << 19) & 0x00380000)
11407
11417
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_31TO22_LSB 22
11418
11419
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_31TO22_MSB 31
11420
11421
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_31TO22_WIDTH 10
11422
11423
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_31TO22_SET_MSK 0xffc00000
11424
11425
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_31TO22_CLR_MSK 0x003fffff
11426
11427
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_31TO22_RESET 0x0
11428
11429
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
11430
11431
#define ALT_PINMUX_DCTD_IO_CFG_9_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
11432
11433
#ifndef __ASSEMBLY__
11434
11444
struct
ALT_PINMUX_DCTD_IO_CFG_9_s
11445
{
11446
uint32_t
PD_DRV_STRG
: 5;
11447
uint32_t
PD_SLW_RT
: 1;
11448
const
uint32_t
Reserved_7to6
: 2;
11449
uint32_t
PU_DRV_STRG
: 5;
11450
uint32_t
PU_SLW_RT
: 1;
11451
const
uint32_t
Reserved_15to14
: 2;
11452
uint32_t
WK_PU_EN
: 1;
11453
uint32_t
INPUT_BUF_EN
: 2;
11454
uint32_t
RTRIM
: 3;
11455
const
uint32_t
Reserved_31to22
: 10;
11456
};
11457
11459
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_9_s
ALT_PINMUX_DCTD_IO_CFG_9_t
;
11460
#endif
/* __ASSEMBLY__ */
11461
11463
#define ALT_PINMUX_DCTD_IO_CFG_9_RESET 0x000d0008
11464
11465
#define ALT_PINMUX_DCTD_IO_CFG_9_OFST 0x124
11466
11502
#define ALT_PINMUX_DCTD_IO_CFG_10_PD_DRV_STRG_LSB 0
11503
11504
#define ALT_PINMUX_DCTD_IO_CFG_10_PD_DRV_STRG_MSB 4
11505
11506
#define ALT_PINMUX_DCTD_IO_CFG_10_PD_DRV_STRG_WIDTH 5
11507
11508
#define ALT_PINMUX_DCTD_IO_CFG_10_PD_DRV_STRG_SET_MSK 0x0000001f
11509
11510
#define ALT_PINMUX_DCTD_IO_CFG_10_PD_DRV_STRG_CLR_MSK 0xffffffe0
11511
11512
#define ALT_PINMUX_DCTD_IO_CFG_10_PD_DRV_STRG_RESET 0x8
11513
11514
#define ALT_PINMUX_DCTD_IO_CFG_10_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
11515
11516
#define ALT_PINMUX_DCTD_IO_CFG_10_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
11517
11531
#define ALT_PINMUX_DCTD_IO_CFG_10_PD_SLW_RT_LSB 5
11532
11533
#define ALT_PINMUX_DCTD_IO_CFG_10_PD_SLW_RT_MSB 5
11534
11535
#define ALT_PINMUX_DCTD_IO_CFG_10_PD_SLW_RT_WIDTH 1
11536
11537
#define ALT_PINMUX_DCTD_IO_CFG_10_PD_SLW_RT_SET_MSK 0x00000020
11538
11539
#define ALT_PINMUX_DCTD_IO_CFG_10_PD_SLW_RT_CLR_MSK 0xffffffdf
11540
11541
#define ALT_PINMUX_DCTD_IO_CFG_10_PD_SLW_RT_RESET 0x0
11542
11543
#define ALT_PINMUX_DCTD_IO_CFG_10_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
11544
11545
#define ALT_PINMUX_DCTD_IO_CFG_10_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
11546
11556
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_7TO6_LSB 6
11557
11558
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_7TO6_MSB 7
11559
11560
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_7TO6_WIDTH 2
11561
11562
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_7TO6_SET_MSK 0x000000c0
11563
11564
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_7TO6_CLR_MSK 0xffffff3f
11565
11566
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_7TO6_RESET 0x0
11567
11568
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
11569
11570
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
11571
11583
#define ALT_PINMUX_DCTD_IO_CFG_10_PU_DRV_STRG_LSB 8
11584
11585
#define ALT_PINMUX_DCTD_IO_CFG_10_PU_DRV_STRG_MSB 12
11586
11587
#define ALT_PINMUX_DCTD_IO_CFG_10_PU_DRV_STRG_WIDTH 5
11588
11589
#define ALT_PINMUX_DCTD_IO_CFG_10_PU_DRV_STRG_SET_MSK 0x00001f00
11590
11591
#define ALT_PINMUX_DCTD_IO_CFG_10_PU_DRV_STRG_CLR_MSK 0xffffe0ff
11592
11593
#define ALT_PINMUX_DCTD_IO_CFG_10_PU_DRV_STRG_RESET 0x0
11594
11595
#define ALT_PINMUX_DCTD_IO_CFG_10_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
11596
11597
#define ALT_PINMUX_DCTD_IO_CFG_10_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
11598
11612
#define ALT_PINMUX_DCTD_IO_CFG_10_PU_SLW_RT_LSB 13
11613
11614
#define ALT_PINMUX_DCTD_IO_CFG_10_PU_SLW_RT_MSB 13
11615
11616
#define ALT_PINMUX_DCTD_IO_CFG_10_PU_SLW_RT_WIDTH 1
11617
11618
#define ALT_PINMUX_DCTD_IO_CFG_10_PU_SLW_RT_SET_MSK 0x00002000
11619
11620
#define ALT_PINMUX_DCTD_IO_CFG_10_PU_SLW_RT_CLR_MSK 0xffffdfff
11621
11622
#define ALT_PINMUX_DCTD_IO_CFG_10_PU_SLW_RT_RESET 0x0
11623
11624
#define ALT_PINMUX_DCTD_IO_CFG_10_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
11625
11626
#define ALT_PINMUX_DCTD_IO_CFG_10_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
11627
11637
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_15TO14_LSB 14
11638
11639
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_15TO14_MSB 15
11640
11641
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_15TO14_WIDTH 2
11642
11643
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_15TO14_SET_MSK 0x0000c000
11644
11645
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_15TO14_CLR_MSK 0xffff3fff
11646
11647
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_15TO14_RESET 0x0
11648
11649
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
11650
11651
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
11652
11666
#define ALT_PINMUX_DCTD_IO_CFG_10_WK_PU_EN_LSB 16
11667
11668
#define ALT_PINMUX_DCTD_IO_CFG_10_WK_PU_EN_MSB 16
11669
11670
#define ALT_PINMUX_DCTD_IO_CFG_10_WK_PU_EN_WIDTH 1
11671
11672
#define ALT_PINMUX_DCTD_IO_CFG_10_WK_PU_EN_SET_MSK 0x00010000
11673
11674
#define ALT_PINMUX_DCTD_IO_CFG_10_WK_PU_EN_CLR_MSK 0xfffeffff
11675
11676
#define ALT_PINMUX_DCTD_IO_CFG_10_WK_PU_EN_RESET 0x1
11677
11678
#define ALT_PINMUX_DCTD_IO_CFG_10_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
11679
11680
#define ALT_PINMUX_DCTD_IO_CFG_10_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
11681
11699
#define ALT_PINMUX_DCTD_IO_CFG_10_INPUT_BUF_EN_LSB 17
11700
11701
#define ALT_PINMUX_DCTD_IO_CFG_10_INPUT_BUF_EN_MSB 18
11702
11703
#define ALT_PINMUX_DCTD_IO_CFG_10_INPUT_BUF_EN_WIDTH 2
11704
11705
#define ALT_PINMUX_DCTD_IO_CFG_10_INPUT_BUF_EN_SET_MSK 0x00060000
11706
11707
#define ALT_PINMUX_DCTD_IO_CFG_10_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
11708
11709
#define ALT_PINMUX_DCTD_IO_CFG_10_INPUT_BUF_EN_RESET 0x2
11710
11711
#define ALT_PINMUX_DCTD_IO_CFG_10_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
11712
11713
#define ALT_PINMUX_DCTD_IO_CFG_10_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
11714
11734
#define ALT_PINMUX_DCTD_IO_CFG_10_RTRIM_LSB 19
11735
11736
#define ALT_PINMUX_DCTD_IO_CFG_10_RTRIM_MSB 21
11737
11738
#define ALT_PINMUX_DCTD_IO_CFG_10_RTRIM_WIDTH 3
11739
11740
#define ALT_PINMUX_DCTD_IO_CFG_10_RTRIM_SET_MSK 0x00380000
11741
11742
#define ALT_PINMUX_DCTD_IO_CFG_10_RTRIM_CLR_MSK 0xffc7ffff
11743
11744
#define ALT_PINMUX_DCTD_IO_CFG_10_RTRIM_RESET 0x1
11745
11746
#define ALT_PINMUX_DCTD_IO_CFG_10_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
11747
11748
#define ALT_PINMUX_DCTD_IO_CFG_10_RTRIM_SET(value) (((value) << 19) & 0x00380000)
11749
11759
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_31TO22_LSB 22
11760
11761
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_31TO22_MSB 31
11762
11763
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_31TO22_WIDTH 10
11764
11765
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_31TO22_SET_MSK 0xffc00000
11766
11767
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_31TO22_CLR_MSK 0x003fffff
11768
11769
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_31TO22_RESET 0x0
11770
11771
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
11772
11773
#define ALT_PINMUX_DCTD_IO_CFG_10_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
11774
11775
#ifndef __ASSEMBLY__
11776
11786
struct
ALT_PINMUX_DCTD_IO_CFG_10_s
11787
{
11788
uint32_t
PD_DRV_STRG
: 5;
11789
uint32_t
PD_SLW_RT
: 1;
11790
const
uint32_t
Reserved_7to6
: 2;
11791
uint32_t
PU_DRV_STRG
: 5;
11792
uint32_t
PU_SLW_RT
: 1;
11793
const
uint32_t
Reserved_15to14
: 2;
11794
uint32_t
WK_PU_EN
: 1;
11795
uint32_t
INPUT_BUF_EN
: 2;
11796
uint32_t
RTRIM
: 3;
11797
const
uint32_t
Reserved_31to22
: 10;
11798
};
11799
11801
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_10_s
ALT_PINMUX_DCTD_IO_CFG_10_t
;
11802
#endif
/* __ASSEMBLY__ */
11803
11805
#define ALT_PINMUX_DCTD_IO_CFG_10_RESET 0x000d0008
11806
11807
#define ALT_PINMUX_DCTD_IO_CFG_10_OFST 0x128
11808
11844
#define ALT_PINMUX_DCTD_IO_CFG_11_PD_DRV_STRG_LSB 0
11845
11846
#define ALT_PINMUX_DCTD_IO_CFG_11_PD_DRV_STRG_MSB 4
11847
11848
#define ALT_PINMUX_DCTD_IO_CFG_11_PD_DRV_STRG_WIDTH 5
11849
11850
#define ALT_PINMUX_DCTD_IO_CFG_11_PD_DRV_STRG_SET_MSK 0x0000001f
11851
11852
#define ALT_PINMUX_DCTD_IO_CFG_11_PD_DRV_STRG_CLR_MSK 0xffffffe0
11853
11854
#define ALT_PINMUX_DCTD_IO_CFG_11_PD_DRV_STRG_RESET 0x8
11855
11856
#define ALT_PINMUX_DCTD_IO_CFG_11_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
11857
11858
#define ALT_PINMUX_DCTD_IO_CFG_11_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
11859
11873
#define ALT_PINMUX_DCTD_IO_CFG_11_PD_SLW_RT_LSB 5
11874
11875
#define ALT_PINMUX_DCTD_IO_CFG_11_PD_SLW_RT_MSB 5
11876
11877
#define ALT_PINMUX_DCTD_IO_CFG_11_PD_SLW_RT_WIDTH 1
11878
11879
#define ALT_PINMUX_DCTD_IO_CFG_11_PD_SLW_RT_SET_MSK 0x00000020
11880
11881
#define ALT_PINMUX_DCTD_IO_CFG_11_PD_SLW_RT_CLR_MSK 0xffffffdf
11882
11883
#define ALT_PINMUX_DCTD_IO_CFG_11_PD_SLW_RT_RESET 0x0
11884
11885
#define ALT_PINMUX_DCTD_IO_CFG_11_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
11886
11887
#define ALT_PINMUX_DCTD_IO_CFG_11_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
11888
11898
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_7TO6_LSB 6
11899
11900
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_7TO6_MSB 7
11901
11902
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_7TO6_WIDTH 2
11903
11904
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_7TO6_SET_MSK 0x000000c0
11905
11906
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_7TO6_CLR_MSK 0xffffff3f
11907
11908
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_7TO6_RESET 0x0
11909
11910
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
11911
11912
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
11913
11925
#define ALT_PINMUX_DCTD_IO_CFG_11_PU_DRV_STRG_LSB 8
11926
11927
#define ALT_PINMUX_DCTD_IO_CFG_11_PU_DRV_STRG_MSB 12
11928
11929
#define ALT_PINMUX_DCTD_IO_CFG_11_PU_DRV_STRG_WIDTH 5
11930
11931
#define ALT_PINMUX_DCTD_IO_CFG_11_PU_DRV_STRG_SET_MSK 0x00001f00
11932
11933
#define ALT_PINMUX_DCTD_IO_CFG_11_PU_DRV_STRG_CLR_MSK 0xffffe0ff
11934
11935
#define ALT_PINMUX_DCTD_IO_CFG_11_PU_DRV_STRG_RESET 0x0
11936
11937
#define ALT_PINMUX_DCTD_IO_CFG_11_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
11938
11939
#define ALT_PINMUX_DCTD_IO_CFG_11_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
11940
11954
#define ALT_PINMUX_DCTD_IO_CFG_11_PU_SLW_RT_LSB 13
11955
11956
#define ALT_PINMUX_DCTD_IO_CFG_11_PU_SLW_RT_MSB 13
11957
11958
#define ALT_PINMUX_DCTD_IO_CFG_11_PU_SLW_RT_WIDTH 1
11959
11960
#define ALT_PINMUX_DCTD_IO_CFG_11_PU_SLW_RT_SET_MSK 0x00002000
11961
11962
#define ALT_PINMUX_DCTD_IO_CFG_11_PU_SLW_RT_CLR_MSK 0xffffdfff
11963
11964
#define ALT_PINMUX_DCTD_IO_CFG_11_PU_SLW_RT_RESET 0x0
11965
11966
#define ALT_PINMUX_DCTD_IO_CFG_11_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
11967
11968
#define ALT_PINMUX_DCTD_IO_CFG_11_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
11969
11979
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_15TO14_LSB 14
11980
11981
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_15TO14_MSB 15
11982
11983
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_15TO14_WIDTH 2
11984
11985
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_15TO14_SET_MSK 0x0000c000
11986
11987
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_15TO14_CLR_MSK 0xffff3fff
11988
11989
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_15TO14_RESET 0x0
11990
11991
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
11992
11993
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
11994
12008
#define ALT_PINMUX_DCTD_IO_CFG_11_WK_PU_EN_LSB 16
12009
12010
#define ALT_PINMUX_DCTD_IO_CFG_11_WK_PU_EN_MSB 16
12011
12012
#define ALT_PINMUX_DCTD_IO_CFG_11_WK_PU_EN_WIDTH 1
12013
12014
#define ALT_PINMUX_DCTD_IO_CFG_11_WK_PU_EN_SET_MSK 0x00010000
12015
12016
#define ALT_PINMUX_DCTD_IO_CFG_11_WK_PU_EN_CLR_MSK 0xfffeffff
12017
12018
#define ALT_PINMUX_DCTD_IO_CFG_11_WK_PU_EN_RESET 0x1
12019
12020
#define ALT_PINMUX_DCTD_IO_CFG_11_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
12021
12022
#define ALT_PINMUX_DCTD_IO_CFG_11_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
12023
12041
#define ALT_PINMUX_DCTD_IO_CFG_11_INPUT_BUF_EN_LSB 17
12042
12043
#define ALT_PINMUX_DCTD_IO_CFG_11_INPUT_BUF_EN_MSB 18
12044
12045
#define ALT_PINMUX_DCTD_IO_CFG_11_INPUT_BUF_EN_WIDTH 2
12046
12047
#define ALT_PINMUX_DCTD_IO_CFG_11_INPUT_BUF_EN_SET_MSK 0x00060000
12048
12049
#define ALT_PINMUX_DCTD_IO_CFG_11_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
12050
12051
#define ALT_PINMUX_DCTD_IO_CFG_11_INPUT_BUF_EN_RESET 0x2
12052
12053
#define ALT_PINMUX_DCTD_IO_CFG_11_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
12054
12055
#define ALT_PINMUX_DCTD_IO_CFG_11_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
12056
12076
#define ALT_PINMUX_DCTD_IO_CFG_11_RTRIM_LSB 19
12077
12078
#define ALT_PINMUX_DCTD_IO_CFG_11_RTRIM_MSB 21
12079
12080
#define ALT_PINMUX_DCTD_IO_CFG_11_RTRIM_WIDTH 3
12081
12082
#define ALT_PINMUX_DCTD_IO_CFG_11_RTRIM_SET_MSK 0x00380000
12083
12084
#define ALT_PINMUX_DCTD_IO_CFG_11_RTRIM_CLR_MSK 0xffc7ffff
12085
12086
#define ALT_PINMUX_DCTD_IO_CFG_11_RTRIM_RESET 0x1
12087
12088
#define ALT_PINMUX_DCTD_IO_CFG_11_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
12089
12090
#define ALT_PINMUX_DCTD_IO_CFG_11_RTRIM_SET(value) (((value) << 19) & 0x00380000)
12091
12101
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_31TO22_LSB 22
12102
12103
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_31TO22_MSB 31
12104
12105
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_31TO22_WIDTH 10
12106
12107
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_31TO22_SET_MSK 0xffc00000
12108
12109
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_31TO22_CLR_MSK 0x003fffff
12110
12111
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_31TO22_RESET 0x0
12112
12113
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
12114
12115
#define ALT_PINMUX_DCTD_IO_CFG_11_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
12116
12117
#ifndef __ASSEMBLY__
12118
12128
struct
ALT_PINMUX_DCTD_IO_CFG_11_s
12129
{
12130
uint32_t
PD_DRV_STRG
: 5;
12131
uint32_t
PD_SLW_RT
: 1;
12132
const
uint32_t
Reserved_7to6
: 2;
12133
uint32_t
PU_DRV_STRG
: 5;
12134
uint32_t
PU_SLW_RT
: 1;
12135
const
uint32_t
Reserved_15to14
: 2;
12136
uint32_t
WK_PU_EN
: 1;
12137
uint32_t
INPUT_BUF_EN
: 2;
12138
uint32_t
RTRIM
: 3;
12139
const
uint32_t
Reserved_31to22
: 10;
12140
};
12141
12143
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_11_s
ALT_PINMUX_DCTD_IO_CFG_11_t
;
12144
#endif
/* __ASSEMBLY__ */
12145
12147
#define ALT_PINMUX_DCTD_IO_CFG_11_RESET 0x000d0008
12148
12149
#define ALT_PINMUX_DCTD_IO_CFG_11_OFST 0x12c
12150
12186
#define ALT_PINMUX_DCTD_IO_CFG_12_PD_DRV_STRG_LSB 0
12187
12188
#define ALT_PINMUX_DCTD_IO_CFG_12_PD_DRV_STRG_MSB 4
12189
12190
#define ALT_PINMUX_DCTD_IO_CFG_12_PD_DRV_STRG_WIDTH 5
12191
12192
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12193
12194
#define ALT_PINMUX_DCTD_IO_CFG_12_PD_DRV_STRG_CLR_MSK 0xffffffe0
12195
12196
#define ALT_PINMUX_DCTD_IO_CFG_12_PD_DRV_STRG_RESET 0x8
12197
12198
#define ALT_PINMUX_DCTD_IO_CFG_12_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
12199
12200
#define ALT_PINMUX_DCTD_IO_CFG_12_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
12201
12215
#define ALT_PINMUX_DCTD_IO_CFG_12_PD_SLW_RT_LSB 5
12216
12217
#define ALT_PINMUX_DCTD_IO_CFG_12_PD_SLW_RT_MSB 5
12218
12219
#define ALT_PINMUX_DCTD_IO_CFG_12_PD_SLW_RT_WIDTH 1
12220
12221
#define ALT_PINMUX_DCTD_IO_CFG_12_PD_SLW_RT_SET_MSK 0x00000020
12222
12223
#define ALT_PINMUX_DCTD_IO_CFG_12_PD_SLW_RT_CLR_MSK 0xffffffdf
12224
12225
#define ALT_PINMUX_DCTD_IO_CFG_12_PD_SLW_RT_RESET 0x0
12226
12227
#define ALT_PINMUX_DCTD_IO_CFG_12_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
12228
12229
#define ALT_PINMUX_DCTD_IO_CFG_12_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
12230
12240
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_7TO6_LSB 6
12241
12242
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_7TO6_MSB 7
12243
12244
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_7TO6_WIDTH 2
12245
12246
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_7TO6_SET_MSK 0x000000c0
12247
12248
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_7TO6_CLR_MSK 0xffffff3f
12249
12250
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_7TO6_RESET 0x0
12251
12252
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
12253
12254
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
12255
12267
#define ALT_PINMUX_DCTD_IO_CFG_12_PU_DRV_STRG_LSB 8
12268
12269
#define ALT_PINMUX_DCTD_IO_CFG_12_PU_DRV_STRG_MSB 12
12270
12271
#define ALT_PINMUX_DCTD_IO_CFG_12_PU_DRV_STRG_WIDTH 5
12272
12273
#define ALT_PINMUX_DCTD_IO_CFG_12_PU_DRV_STRG_SET_MSK 0x00001f00
12274
12275
#define ALT_PINMUX_DCTD_IO_CFG_12_PU_DRV_STRG_CLR_MSK 0xffffe0ff
12276
12277
#define ALT_PINMUX_DCTD_IO_CFG_12_PU_DRV_STRG_RESET 0x0
12278
12279
#define ALT_PINMUX_DCTD_IO_CFG_12_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
12280
12281
#define ALT_PINMUX_DCTD_IO_CFG_12_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
12282
12296
#define ALT_PINMUX_DCTD_IO_CFG_12_PU_SLW_RT_LSB 13
12297
12298
#define ALT_PINMUX_DCTD_IO_CFG_12_PU_SLW_RT_MSB 13
12299
12300
#define ALT_PINMUX_DCTD_IO_CFG_12_PU_SLW_RT_WIDTH 1
12301
12302
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12303
12304
#define ALT_PINMUX_DCTD_IO_CFG_12_PU_SLW_RT_CLR_MSK 0xffffdfff
12305
12306
#define ALT_PINMUX_DCTD_IO_CFG_12_PU_SLW_RT_RESET 0x0
12307
12308
#define ALT_PINMUX_DCTD_IO_CFG_12_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
12309
12310
#define ALT_PINMUX_DCTD_IO_CFG_12_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
12311
12321
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_15TO14_LSB 14
12322
12323
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_15TO14_MSB 15
12324
12325
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_15TO14_WIDTH 2
12326
12327
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_15TO14_SET_MSK 0x0000c000
12328
12329
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_15TO14_CLR_MSK 0xffff3fff
12330
12331
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_15TO14_RESET 0x0
12332
12333
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
12334
12335
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
12336
12350
#define ALT_PINMUX_DCTD_IO_CFG_12_WK_PU_EN_LSB 16
12351
12352
#define ALT_PINMUX_DCTD_IO_CFG_12_WK_PU_EN_MSB 16
12353
12354
#define ALT_PINMUX_DCTD_IO_CFG_12_WK_PU_EN_WIDTH 1
12355
12356
#define ALT_PINMUX_DCTD_IO_CFG_12_WK_PU_EN_SET_MSK 0x00010000
12357
12358
#define ALT_PINMUX_DCTD_IO_CFG_12_WK_PU_EN_CLR_MSK 0xfffeffff
12359
12360
#define ALT_PINMUX_DCTD_IO_CFG_12_WK_PU_EN_RESET 0x1
12361
12362
#define ALT_PINMUX_DCTD_IO_CFG_12_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
12363
12364
#define ALT_PINMUX_DCTD_IO_CFG_12_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
12365
12383
#define ALT_PINMUX_DCTD_IO_CFG_12_INPUT_BUF_EN_LSB 17
12384
12385
#define ALT_PINMUX_DCTD_IO_CFG_12_INPUT_BUF_EN_MSB 18
12386
12387
#define ALT_PINMUX_DCTD_IO_CFG_12_INPUT_BUF_EN_WIDTH 2
12388
12389
#define ALT_PINMUX_DCTD_IO_CFG_12_INPUT_BUF_EN_SET_MSK 0x00060000
12390
12391
#define ALT_PINMUX_DCTD_IO_CFG_12_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
12392
12393
#define ALT_PINMUX_DCTD_IO_CFG_12_INPUT_BUF_EN_RESET 0x2
12394
12395
#define ALT_PINMUX_DCTD_IO_CFG_12_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
12396
12397
#define ALT_PINMUX_DCTD_IO_CFG_12_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
12398
12418
#define ALT_PINMUX_DCTD_IO_CFG_12_RTRIM_LSB 19
12419
12420
#define ALT_PINMUX_DCTD_IO_CFG_12_RTRIM_MSB 21
12421
12422
#define ALT_PINMUX_DCTD_IO_CFG_12_RTRIM_WIDTH 3
12423
12424
#define ALT_PINMUX_DCTD_IO_CFG_12_RTRIM_SET_MSK 0x00380000
12425
12426
#define ALT_PINMUX_DCTD_IO_CFG_12_RTRIM_CLR_MSK 0xffc7ffff
12427
12428
#define ALT_PINMUX_DCTD_IO_CFG_12_RTRIM_RESET 0x1
12429
12430
#define ALT_PINMUX_DCTD_IO_CFG_12_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
12431
12432
#define ALT_PINMUX_DCTD_IO_CFG_12_RTRIM_SET(value) (((value) << 19) & 0x00380000)
12433
12443
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_31TO22_LSB 22
12444
12445
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_31TO22_MSB 31
12446
12447
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_31TO22_WIDTH 10
12448
12449
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_31TO22_SET_MSK 0xffc00000
12450
12451
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_31TO22_CLR_MSK 0x003fffff
12452
12453
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_31TO22_RESET 0x0
12454
12455
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
12456
12457
#define ALT_PINMUX_DCTD_IO_CFG_12_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
12458
12459
#ifndef __ASSEMBLY__
12460
12470
struct
ALT_PINMUX_DCTD_IO_CFG_12_s
12471
{
12472
uint32_t
PD_DRV_STRG
: 5;
12473
uint32_t
PD_SLW_RT
: 1;
12474
const
uint32_t
Reserved_7to6
: 2;
12475
uint32_t
PU_DRV_STRG
: 5;
12476
uint32_t
PU_SLW_RT
: 1;
12477
const
uint32_t
Reserved_15to14
: 2;
12478
uint32_t
WK_PU_EN
: 1;
12479
uint32_t
INPUT_BUF_EN
: 2;
12480
uint32_t
RTRIM
: 3;
12481
const
uint32_t
Reserved_31to22
: 10;
12482
};
12483
12485
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_12_s
ALT_PINMUX_DCTD_IO_CFG_12_t
;
12486
#endif
/* __ASSEMBLY__ */
12487
12489
#define ALT_PINMUX_DCTD_IO_CFG_12_RESET 0x000d0008
12490
12491
#define ALT_PINMUX_DCTD_IO_CFG_12_OFST 0x130
12492
12528
#define ALT_PINMUX_DCTD_IO_CFG_13_PD_DRV_STRG_LSB 0
12529
12530
#define ALT_PINMUX_DCTD_IO_CFG_13_PD_DRV_STRG_MSB 4
12531
12532
#define ALT_PINMUX_DCTD_IO_CFG_13_PD_DRV_STRG_WIDTH 5
12533
12534
#define ALT_PINMUX_DCTD_IO_CFG_13_PD_DRV_STRG_SET_MSK 0x0000001f
12535
12536
#define ALT_PINMUX_DCTD_IO_CFG_13_PD_DRV_STRG_CLR_MSK 0xffffffe0
12537
12538
#define ALT_PINMUX_DCTD_IO_CFG_13_PD_DRV_STRG_RESET 0x8
12539
12540
#define ALT_PINMUX_DCTD_IO_CFG_13_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
12541
12542
#define ALT_PINMUX_DCTD_IO_CFG_13_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
12543
12557
#define ALT_PINMUX_DCTD_IO_CFG_13_PD_SLW_RT_LSB 5
12558
12559
#define ALT_PINMUX_DCTD_IO_CFG_13_PD_SLW_RT_MSB 5
12560
12561
#define ALT_PINMUX_DCTD_IO_CFG_13_PD_SLW_RT_WIDTH 1
12562
12563
#define ALT_PINMUX_DCTD_IO_CFG_13_PD_SLW_RT_SET_MSK 0x00000020
12564
12565
#define ALT_PINMUX_DCTD_IO_CFG_13_PD_SLW_RT_CLR_MSK 0xffffffdf
12566
12567
#define ALT_PINMUX_DCTD_IO_CFG_13_PD_SLW_RT_RESET 0x0
12568
12569
#define ALT_PINMUX_DCTD_IO_CFG_13_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
12570
12571
#define ALT_PINMUX_DCTD_IO_CFG_13_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
12572
12582
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_7TO6_LSB 6
12583
12584
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_7TO6_MSB 7
12585
12586
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_7TO6_WIDTH 2
12587
12588
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_7TO6_SET_MSK 0x000000c0
12589
12590
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_7TO6_CLR_MSK 0xffffff3f
12591
12592
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_7TO6_RESET 0x0
12593
12594
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
12595
12596
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
12597
12609
#define ALT_PINMUX_DCTD_IO_CFG_13_PU_DRV_STRG_LSB 8
12610
12611
#define ALT_PINMUX_DCTD_IO_CFG_13_PU_DRV_STRG_MSB 12
12612
12613
#define ALT_PINMUX_DCTD_IO_CFG_13_PU_DRV_STRG_WIDTH 5
12614
12615
#define ALT_PINMUX_DCTD_IO_CFG_13_PU_DRV_STRG_SET_MSK 0x00001f00
12616
12617
#define ALT_PINMUX_DCTD_IO_CFG_13_PU_DRV_STRG_CLR_MSK 0xffffe0ff
12618
12619
#define ALT_PINMUX_DCTD_IO_CFG_13_PU_DRV_STRG_RESET 0x0
12620
12621
#define ALT_PINMUX_DCTD_IO_CFG_13_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
12622
12623
#define ALT_PINMUX_DCTD_IO_CFG_13_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
12624
12638
#define ALT_PINMUX_DCTD_IO_CFG_13_PU_SLW_RT_LSB 13
12639
12640
#define ALT_PINMUX_DCTD_IO_CFG_13_PU_SLW_RT_MSB 13
12641
12642
#define ALT_PINMUX_DCTD_IO_CFG_13_PU_SLW_RT_WIDTH 1
12643
12644
#define ALT_PINMUX_DCTD_IO_CFG_13_PU_SLW_RT_SET_MSK 0x00002000
12645
12646
#define ALT_PINMUX_DCTD_IO_CFG_13_PU_SLW_RT_CLR_MSK 0xffffdfff
12647
12648
#define ALT_PINMUX_DCTD_IO_CFG_13_PU_SLW_RT_RESET 0x0
12649
12650
#define ALT_PINMUX_DCTD_IO_CFG_13_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
12651
12652
#define ALT_PINMUX_DCTD_IO_CFG_13_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
12653
12663
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_15TO14_LSB 14
12664
12665
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_15TO14_MSB 15
12666
12667
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_15TO14_WIDTH 2
12668
12669
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_15TO14_SET_MSK 0x0000c000
12670
12671
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_15TO14_CLR_MSK 0xffff3fff
12672
12673
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_15TO14_RESET 0x0
12674
12675
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
12676
12677
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
12678
12692
#define ALT_PINMUX_DCTD_IO_CFG_13_WK_PU_EN_LSB 16
12693
12694
#define ALT_PINMUX_DCTD_IO_CFG_13_WK_PU_EN_MSB 16
12695
12696
#define ALT_PINMUX_DCTD_IO_CFG_13_WK_PU_EN_WIDTH 1
12697
12698
#define ALT_PINMUX_DCTD_IO_CFG_13_WK_PU_EN_SET_MSK 0x00010000
12699
12700
#define ALT_PINMUX_DCTD_IO_CFG_13_WK_PU_EN_CLR_MSK 0xfffeffff
12701
12702
#define ALT_PINMUX_DCTD_IO_CFG_13_WK_PU_EN_RESET 0x1
12703
12704
#define ALT_PINMUX_DCTD_IO_CFG_13_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
12705
12706
#define ALT_PINMUX_DCTD_IO_CFG_13_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
12707
12725
#define ALT_PINMUX_DCTD_IO_CFG_13_INPUT_BUF_EN_LSB 17
12726
12727
#define ALT_PINMUX_DCTD_IO_CFG_13_INPUT_BUF_EN_MSB 18
12728
12729
#define ALT_PINMUX_DCTD_IO_CFG_13_INPUT_BUF_EN_WIDTH 2
12730
12731
#define ALT_PINMUX_DCTD_IO_CFG_13_INPUT_BUF_EN_SET_MSK 0x00060000
12732
12733
#define ALT_PINMUX_DCTD_IO_CFG_13_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
12734
12735
#define ALT_PINMUX_DCTD_IO_CFG_13_INPUT_BUF_EN_RESET 0x2
12736
12737
#define ALT_PINMUX_DCTD_IO_CFG_13_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
12738
12739
#define ALT_PINMUX_DCTD_IO_CFG_13_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
12740
12760
#define ALT_PINMUX_DCTD_IO_CFG_13_RTRIM_LSB 19
12761
12762
#define ALT_PINMUX_DCTD_IO_CFG_13_RTRIM_MSB 21
12763
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#define ALT_PINMUX_DCTD_IO_CFG_13_RTRIM_WIDTH 3
12765
12766
#define ALT_PINMUX_DCTD_IO_CFG_13_RTRIM_SET_MSK 0x00380000
12767
12768
#define ALT_PINMUX_DCTD_IO_CFG_13_RTRIM_CLR_MSK 0xffc7ffff
12769
12770
#define ALT_PINMUX_DCTD_IO_CFG_13_RTRIM_RESET 0x1
12771
12772
#define ALT_PINMUX_DCTD_IO_CFG_13_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
12773
12774
#define ALT_PINMUX_DCTD_IO_CFG_13_RTRIM_SET(value) (((value) << 19) & 0x00380000)
12775
12785
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_31TO22_LSB 22
12786
12787
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_31TO22_MSB 31
12788
12789
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_31TO22_WIDTH 10
12790
12791
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_31TO22_SET_MSK 0xffc00000
12792
12793
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_31TO22_CLR_MSK 0x003fffff
12794
12795
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_31TO22_RESET 0x0
12796
12797
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
12798
12799
#define ALT_PINMUX_DCTD_IO_CFG_13_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
12800
12801
#ifndef __ASSEMBLY__
12802
12812
struct
ALT_PINMUX_DCTD_IO_CFG_13_s
12813
{
12814
uint32_t
PD_DRV_STRG
: 5;
12815
uint32_t
PD_SLW_RT
: 1;
12816
const
uint32_t
Reserved_7to6
: 2;
12817
uint32_t
PU_DRV_STRG
: 5;
12818
uint32_t
PU_SLW_RT
: 1;
12819
const
uint32_t
Reserved_15to14
: 2;
12820
uint32_t
WK_PU_EN
: 1;
12821
uint32_t
INPUT_BUF_EN
: 2;
12822
uint32_t
RTRIM
: 3;
12823
const
uint32_t
Reserved_31to22
: 10;
12824
};
12825
12827
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_13_s
ALT_PINMUX_DCTD_IO_CFG_13_t
;
12828
#endif
/* __ASSEMBLY__ */
12829
12831
#define ALT_PINMUX_DCTD_IO_CFG_13_RESET 0x000d0008
12832
12833
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12834
12870
#define ALT_PINMUX_DCTD_IO_CFG_14_PD_DRV_STRG_LSB 0
12871
12872
#define ALT_PINMUX_DCTD_IO_CFG_14_PD_DRV_STRG_MSB 4
12873
12874
#define ALT_PINMUX_DCTD_IO_CFG_14_PD_DRV_STRG_WIDTH 5
12875
12876
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12877
12878
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12879
12880
#define ALT_PINMUX_DCTD_IO_CFG_14_PD_DRV_STRG_RESET 0x8
12881
12882
#define ALT_PINMUX_DCTD_IO_CFG_14_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
12883
12884
#define ALT_PINMUX_DCTD_IO_CFG_14_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
12885
12899
#define ALT_PINMUX_DCTD_IO_CFG_14_PD_SLW_RT_LSB 5
12900
12901
#define ALT_PINMUX_DCTD_IO_CFG_14_PD_SLW_RT_MSB 5
12902
12903
#define ALT_PINMUX_DCTD_IO_CFG_14_PD_SLW_RT_WIDTH 1
12904
12905
#define ALT_PINMUX_DCTD_IO_CFG_14_PD_SLW_RT_SET_MSK 0x00000020
12906
12907
#define ALT_PINMUX_DCTD_IO_CFG_14_PD_SLW_RT_CLR_MSK 0xffffffdf
12908
12909
#define ALT_PINMUX_DCTD_IO_CFG_14_PD_SLW_RT_RESET 0x0
12910
12911
#define ALT_PINMUX_DCTD_IO_CFG_14_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
12912
12913
#define ALT_PINMUX_DCTD_IO_CFG_14_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
12914
12924
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_7TO6_LSB 6
12925
12926
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_7TO6_MSB 7
12927
12928
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_7TO6_WIDTH 2
12929
12930
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_7TO6_SET_MSK 0x000000c0
12931
12932
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_7TO6_CLR_MSK 0xffffff3f
12933
12934
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_7TO6_RESET 0x0
12935
12936
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
12937
12938
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
12939
12951
#define ALT_PINMUX_DCTD_IO_CFG_14_PU_DRV_STRG_LSB 8
12952
12953
#define ALT_PINMUX_DCTD_IO_CFG_14_PU_DRV_STRG_MSB 12
12954
12955
#define ALT_PINMUX_DCTD_IO_CFG_14_PU_DRV_STRG_WIDTH 5
12956
12957
#define ALT_PINMUX_DCTD_IO_CFG_14_PU_DRV_STRG_SET_MSK 0x00001f00
12958
12959
#define ALT_PINMUX_DCTD_IO_CFG_14_PU_DRV_STRG_CLR_MSK 0xffffe0ff
12960
12961
#define ALT_PINMUX_DCTD_IO_CFG_14_PU_DRV_STRG_RESET 0x0
12962
12963
#define ALT_PINMUX_DCTD_IO_CFG_14_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
12964
12965
#define ALT_PINMUX_DCTD_IO_CFG_14_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
12966
12980
#define ALT_PINMUX_DCTD_IO_CFG_14_PU_SLW_RT_LSB 13
12981
12982
#define ALT_PINMUX_DCTD_IO_CFG_14_PU_SLW_RT_MSB 13
12983
12984
#define ALT_PINMUX_DCTD_IO_CFG_14_PU_SLW_RT_WIDTH 1
12985
12986
#define ALT_PINMUX_DCTD_IO_CFG_14_PU_SLW_RT_SET_MSK 0x00002000
12987
12988
#define ALT_PINMUX_DCTD_IO_CFG_14_PU_SLW_RT_CLR_MSK 0xffffdfff
12989
12990
#define ALT_PINMUX_DCTD_IO_CFG_14_PU_SLW_RT_RESET 0x0
12991
12992
#define ALT_PINMUX_DCTD_IO_CFG_14_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
12993
12994
#define ALT_PINMUX_DCTD_IO_CFG_14_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
12995
13005
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_15TO14_LSB 14
13006
13007
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_15TO14_MSB 15
13008
13009
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_15TO14_WIDTH 2
13010
13011
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_15TO14_SET_MSK 0x0000c000
13012
13013
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_15TO14_CLR_MSK 0xffff3fff
13014
13015
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_15TO14_RESET 0x0
13016
13017
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
13018
13019
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
13020
13034
#define ALT_PINMUX_DCTD_IO_CFG_14_WK_PU_EN_LSB 16
13035
13036
#define ALT_PINMUX_DCTD_IO_CFG_14_WK_PU_EN_MSB 16
13037
13038
#define ALT_PINMUX_DCTD_IO_CFG_14_WK_PU_EN_WIDTH 1
13039
13040
#define ALT_PINMUX_DCTD_IO_CFG_14_WK_PU_EN_SET_MSK 0x00010000
13041
13042
#define ALT_PINMUX_DCTD_IO_CFG_14_WK_PU_EN_CLR_MSK 0xfffeffff
13043
13044
#define ALT_PINMUX_DCTD_IO_CFG_14_WK_PU_EN_RESET 0x1
13045
13046
#define ALT_PINMUX_DCTD_IO_CFG_14_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
13047
13048
#define ALT_PINMUX_DCTD_IO_CFG_14_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
13049
13067
#define ALT_PINMUX_DCTD_IO_CFG_14_INPUT_BUF_EN_LSB 17
13068
13069
#define ALT_PINMUX_DCTD_IO_CFG_14_INPUT_BUF_EN_MSB 18
13070
13071
#define ALT_PINMUX_DCTD_IO_CFG_14_INPUT_BUF_EN_WIDTH 2
13072
13073
#define ALT_PINMUX_DCTD_IO_CFG_14_INPUT_BUF_EN_SET_MSK 0x00060000
13074
13075
#define ALT_PINMUX_DCTD_IO_CFG_14_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
13076
13077
#define ALT_PINMUX_DCTD_IO_CFG_14_INPUT_BUF_EN_RESET 0x2
13078
13079
#define ALT_PINMUX_DCTD_IO_CFG_14_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
13080
13081
#define ALT_PINMUX_DCTD_IO_CFG_14_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
13082
13102
#define ALT_PINMUX_DCTD_IO_CFG_14_RTRIM_LSB 19
13103
13104
#define ALT_PINMUX_DCTD_IO_CFG_14_RTRIM_MSB 21
13105
13106
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13107
13108
#define ALT_PINMUX_DCTD_IO_CFG_14_RTRIM_SET_MSK 0x00380000
13109
13110
#define ALT_PINMUX_DCTD_IO_CFG_14_RTRIM_CLR_MSK 0xffc7ffff
13111
13112
#define ALT_PINMUX_DCTD_IO_CFG_14_RTRIM_RESET 0x1
13113
13114
#define ALT_PINMUX_DCTD_IO_CFG_14_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
13115
13116
#define ALT_PINMUX_DCTD_IO_CFG_14_RTRIM_SET(value) (((value) << 19) & 0x00380000)
13117
13127
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_31TO22_LSB 22
13128
13129
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_31TO22_MSB 31
13130
13131
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_31TO22_WIDTH 10
13132
13133
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_31TO22_SET_MSK 0xffc00000
13134
13135
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_31TO22_CLR_MSK 0x003fffff
13136
13137
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_31TO22_RESET 0x0
13138
13139
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
13140
13141
#define ALT_PINMUX_DCTD_IO_CFG_14_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
13142
13143
#ifndef __ASSEMBLY__
13144
13154
struct
ALT_PINMUX_DCTD_IO_CFG_14_s
13155
{
13156
uint32_t
PD_DRV_STRG
: 5;
13157
uint32_t
PD_SLW_RT
: 1;
13158
const
uint32_t
Reserved_7to6
: 2;
13159
uint32_t
PU_DRV_STRG
: 5;
13160
uint32_t
PU_SLW_RT
: 1;
13161
const
uint32_t
Reserved_15to14
: 2;
13162
uint32_t
WK_PU_EN
: 1;
13163
uint32_t
INPUT_BUF_EN
: 2;
13164
uint32_t
RTRIM
: 3;
13165
const
uint32_t
Reserved_31to22
: 10;
13166
};
13167
13169
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_14_s
ALT_PINMUX_DCTD_IO_CFG_14_t
;
13170
#endif
/* __ASSEMBLY__ */
13171
13173
#define ALT_PINMUX_DCTD_IO_CFG_14_RESET 0x000d0008
13174
13175
#define ALT_PINMUX_DCTD_IO_CFG_14_OFST 0x138
13176
13212
#define ALT_PINMUX_DCTD_IO_CFG_15_PD_DRV_STRG_LSB 0
13213
13214
#define ALT_PINMUX_DCTD_IO_CFG_15_PD_DRV_STRG_MSB 4
13215
13216
#define ALT_PINMUX_DCTD_IO_CFG_15_PD_DRV_STRG_WIDTH 5
13217
13218
#define ALT_PINMUX_DCTD_IO_CFG_15_PD_DRV_STRG_SET_MSK 0x0000001f
13219
13220
#define ALT_PINMUX_DCTD_IO_CFG_15_PD_DRV_STRG_CLR_MSK 0xffffffe0
13221
13222
#define ALT_PINMUX_DCTD_IO_CFG_15_PD_DRV_STRG_RESET 0x8
13223
13224
#define ALT_PINMUX_DCTD_IO_CFG_15_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
13225
13226
#define ALT_PINMUX_DCTD_IO_CFG_15_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
13227
13241
#define ALT_PINMUX_DCTD_IO_CFG_15_PD_SLW_RT_LSB 5
13242
13243
#define ALT_PINMUX_DCTD_IO_CFG_15_PD_SLW_RT_MSB 5
13244
13245
#define ALT_PINMUX_DCTD_IO_CFG_15_PD_SLW_RT_WIDTH 1
13246
13247
#define ALT_PINMUX_DCTD_IO_CFG_15_PD_SLW_RT_SET_MSK 0x00000020
13248
13249
#define ALT_PINMUX_DCTD_IO_CFG_15_PD_SLW_RT_CLR_MSK 0xffffffdf
13250
13251
#define ALT_PINMUX_DCTD_IO_CFG_15_PD_SLW_RT_RESET 0x0
13252
13253
#define ALT_PINMUX_DCTD_IO_CFG_15_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
13254
13255
#define ALT_PINMUX_DCTD_IO_CFG_15_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
13256
13266
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_7TO6_LSB 6
13267
13268
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_7TO6_MSB 7
13269
13270
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_7TO6_WIDTH 2
13271
13272
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_7TO6_SET_MSK 0x000000c0
13273
13274
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_7TO6_CLR_MSK 0xffffff3f
13275
13276
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_7TO6_RESET 0x0
13277
13278
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
13279
13280
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
13281
13293
#define ALT_PINMUX_DCTD_IO_CFG_15_PU_DRV_STRG_LSB 8
13294
13295
#define ALT_PINMUX_DCTD_IO_CFG_15_PU_DRV_STRG_MSB 12
13296
13297
#define ALT_PINMUX_DCTD_IO_CFG_15_PU_DRV_STRG_WIDTH 5
13298
13299
#define ALT_PINMUX_DCTD_IO_CFG_15_PU_DRV_STRG_SET_MSK 0x00001f00
13300
13301
#define ALT_PINMUX_DCTD_IO_CFG_15_PU_DRV_STRG_CLR_MSK 0xffffe0ff
13302
13303
#define ALT_PINMUX_DCTD_IO_CFG_15_PU_DRV_STRG_RESET 0x0
13304
13305
#define ALT_PINMUX_DCTD_IO_CFG_15_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
13306
13307
#define ALT_PINMUX_DCTD_IO_CFG_15_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
13308
13322
#define ALT_PINMUX_DCTD_IO_CFG_15_PU_SLW_RT_LSB 13
13323
13324
#define ALT_PINMUX_DCTD_IO_CFG_15_PU_SLW_RT_MSB 13
13325
13326
#define ALT_PINMUX_DCTD_IO_CFG_15_PU_SLW_RT_WIDTH 1
13327
13328
#define ALT_PINMUX_DCTD_IO_CFG_15_PU_SLW_RT_SET_MSK 0x00002000
13329
13330
#define ALT_PINMUX_DCTD_IO_CFG_15_PU_SLW_RT_CLR_MSK 0xffffdfff
13331
13332
#define ALT_PINMUX_DCTD_IO_CFG_15_PU_SLW_RT_RESET 0x0
13333
13334
#define ALT_PINMUX_DCTD_IO_CFG_15_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
13335
13336
#define ALT_PINMUX_DCTD_IO_CFG_15_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
13337
13347
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_15TO14_LSB 14
13348
13349
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_15TO14_MSB 15
13350
13351
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_15TO14_WIDTH 2
13352
13353
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_15TO14_SET_MSK 0x0000c000
13354
13355
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_15TO14_CLR_MSK 0xffff3fff
13356
13357
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_15TO14_RESET 0x0
13358
13359
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
13360
13361
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
13362
13376
#define ALT_PINMUX_DCTD_IO_CFG_15_WK_PU_EN_LSB 16
13377
13378
#define ALT_PINMUX_DCTD_IO_CFG_15_WK_PU_EN_MSB 16
13379
13380
#define ALT_PINMUX_DCTD_IO_CFG_15_WK_PU_EN_WIDTH 1
13381
13382
#define ALT_PINMUX_DCTD_IO_CFG_15_WK_PU_EN_SET_MSK 0x00010000
13383
13384
#define ALT_PINMUX_DCTD_IO_CFG_15_WK_PU_EN_CLR_MSK 0xfffeffff
13385
13386
#define ALT_PINMUX_DCTD_IO_CFG_15_WK_PU_EN_RESET 0x1
13387
13388
#define ALT_PINMUX_DCTD_IO_CFG_15_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
13389
13390
#define ALT_PINMUX_DCTD_IO_CFG_15_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
13391
13409
#define ALT_PINMUX_DCTD_IO_CFG_15_INPUT_BUF_EN_LSB 17
13410
13411
#define ALT_PINMUX_DCTD_IO_CFG_15_INPUT_BUF_EN_MSB 18
13412
13413
#define ALT_PINMUX_DCTD_IO_CFG_15_INPUT_BUF_EN_WIDTH 2
13414
13415
#define ALT_PINMUX_DCTD_IO_CFG_15_INPUT_BUF_EN_SET_MSK 0x00060000
13416
13417
#define ALT_PINMUX_DCTD_IO_CFG_15_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
13418
13419
#define ALT_PINMUX_DCTD_IO_CFG_15_INPUT_BUF_EN_RESET 0x2
13420
13421
#define ALT_PINMUX_DCTD_IO_CFG_15_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
13422
13423
#define ALT_PINMUX_DCTD_IO_CFG_15_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
13424
13444
#define ALT_PINMUX_DCTD_IO_CFG_15_RTRIM_LSB 19
13445
13446
#define ALT_PINMUX_DCTD_IO_CFG_15_RTRIM_MSB 21
13447
13448
#define ALT_PINMUX_DCTD_IO_CFG_15_RTRIM_WIDTH 3
13449
13450
#define ALT_PINMUX_DCTD_IO_CFG_15_RTRIM_SET_MSK 0x00380000
13451
13452
#define ALT_PINMUX_DCTD_IO_CFG_15_RTRIM_CLR_MSK 0xffc7ffff
13453
13454
#define ALT_PINMUX_DCTD_IO_CFG_15_RTRIM_RESET 0x1
13455
13456
#define ALT_PINMUX_DCTD_IO_CFG_15_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
13457
13458
#define ALT_PINMUX_DCTD_IO_CFG_15_RTRIM_SET(value) (((value) << 19) & 0x00380000)
13459
13469
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_31TO22_LSB 22
13470
13471
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_31TO22_MSB 31
13472
13473
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_31TO22_WIDTH 10
13474
13475
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_31TO22_SET_MSK 0xffc00000
13476
13477
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_31TO22_CLR_MSK 0x003fffff
13478
13479
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_31TO22_RESET 0x0
13480
13481
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
13482
13483
#define ALT_PINMUX_DCTD_IO_CFG_15_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
13484
13485
#ifndef __ASSEMBLY__
13486
13496
struct
ALT_PINMUX_DCTD_IO_CFG_15_s
13497
{
13498
uint32_t
PD_DRV_STRG
: 5;
13499
uint32_t
PD_SLW_RT
: 1;
13500
const
uint32_t
Reserved_7to6
: 2;
13501
uint32_t
PU_DRV_STRG
: 5;
13502
uint32_t
PU_SLW_RT
: 1;
13503
const
uint32_t
Reserved_15to14
: 2;
13504
uint32_t
WK_PU_EN
: 1;
13505
uint32_t
INPUT_BUF_EN
: 2;
13506
uint32_t
RTRIM
: 3;
13507
const
uint32_t
Reserved_31to22
: 10;
13508
};
13509
13511
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_15_s
ALT_PINMUX_DCTD_IO_CFG_15_t
;
13512
#endif
/* __ASSEMBLY__ */
13513
13515
#define ALT_PINMUX_DCTD_IO_CFG_15_RESET 0x000d0008
13516
13517
#define ALT_PINMUX_DCTD_IO_CFG_15_OFST 0x13c
13518
13554
#define ALT_PINMUX_DCTD_IO_CFG_16_PD_DRV_STRG_LSB 0
13555
13556
#define ALT_PINMUX_DCTD_IO_CFG_16_PD_DRV_STRG_MSB 4
13557
13558
#define ALT_PINMUX_DCTD_IO_CFG_16_PD_DRV_STRG_WIDTH 5
13559
13560
#define ALT_PINMUX_DCTD_IO_CFG_16_PD_DRV_STRG_SET_MSK 0x0000001f
13561
13562
#define ALT_PINMUX_DCTD_IO_CFG_16_PD_DRV_STRG_CLR_MSK 0xffffffe0
13563
13564
#define ALT_PINMUX_DCTD_IO_CFG_16_PD_DRV_STRG_RESET 0x8
13565
13566
#define ALT_PINMUX_DCTD_IO_CFG_16_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
13567
13568
#define ALT_PINMUX_DCTD_IO_CFG_16_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
13569
13583
#define ALT_PINMUX_DCTD_IO_CFG_16_PD_SLW_RT_LSB 5
13584
13585
#define ALT_PINMUX_DCTD_IO_CFG_16_PD_SLW_RT_MSB 5
13586
13587
#define ALT_PINMUX_DCTD_IO_CFG_16_PD_SLW_RT_WIDTH 1
13588
13589
#define ALT_PINMUX_DCTD_IO_CFG_16_PD_SLW_RT_SET_MSK 0x00000020
13590
13591
#define ALT_PINMUX_DCTD_IO_CFG_16_PD_SLW_RT_CLR_MSK 0xffffffdf
13592
13593
#define ALT_PINMUX_DCTD_IO_CFG_16_PD_SLW_RT_RESET 0x0
13594
13595
#define ALT_PINMUX_DCTD_IO_CFG_16_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
13596
13597
#define ALT_PINMUX_DCTD_IO_CFG_16_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
13598
13608
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_7TO6_LSB 6
13609
13610
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_7TO6_MSB 7
13611
13612
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_7TO6_WIDTH 2
13613
13614
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_7TO6_SET_MSK 0x000000c0
13615
13616
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_7TO6_CLR_MSK 0xffffff3f
13617
13618
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_7TO6_RESET 0x0
13619
13620
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
13621
13622
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
13623
13635
#define ALT_PINMUX_DCTD_IO_CFG_16_PU_DRV_STRG_LSB 8
13636
13637
#define ALT_PINMUX_DCTD_IO_CFG_16_PU_DRV_STRG_MSB 12
13638
13639
#define ALT_PINMUX_DCTD_IO_CFG_16_PU_DRV_STRG_WIDTH 5
13640
13641
#define ALT_PINMUX_DCTD_IO_CFG_16_PU_DRV_STRG_SET_MSK 0x00001f00
13642
13643
#define ALT_PINMUX_DCTD_IO_CFG_16_PU_DRV_STRG_CLR_MSK 0xffffe0ff
13644
13645
#define ALT_PINMUX_DCTD_IO_CFG_16_PU_DRV_STRG_RESET 0x0
13646
13647
#define ALT_PINMUX_DCTD_IO_CFG_16_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
13648
13649
#define ALT_PINMUX_DCTD_IO_CFG_16_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
13650
13664
#define ALT_PINMUX_DCTD_IO_CFG_16_PU_SLW_RT_LSB 13
13665
13666
#define ALT_PINMUX_DCTD_IO_CFG_16_PU_SLW_RT_MSB 13
13667
13668
#define ALT_PINMUX_DCTD_IO_CFG_16_PU_SLW_RT_WIDTH 1
13669
13670
#define ALT_PINMUX_DCTD_IO_CFG_16_PU_SLW_RT_SET_MSK 0x00002000
13671
13672
#define ALT_PINMUX_DCTD_IO_CFG_16_PU_SLW_RT_CLR_MSK 0xffffdfff
13673
13674
#define ALT_PINMUX_DCTD_IO_CFG_16_PU_SLW_RT_RESET 0x0
13675
13676
#define ALT_PINMUX_DCTD_IO_CFG_16_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
13677
13678
#define ALT_PINMUX_DCTD_IO_CFG_16_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
13679
13689
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_15TO14_LSB 14
13690
13691
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_15TO14_MSB 15
13692
13693
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_15TO14_WIDTH 2
13694
13695
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_15TO14_SET_MSK 0x0000c000
13696
13697
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_15TO14_CLR_MSK 0xffff3fff
13698
13699
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_15TO14_RESET 0x0
13700
13701
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
13702
13703
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
13704
13718
#define ALT_PINMUX_DCTD_IO_CFG_16_WK_PU_EN_LSB 16
13719
13720
#define ALT_PINMUX_DCTD_IO_CFG_16_WK_PU_EN_MSB 16
13721
13722
#define ALT_PINMUX_DCTD_IO_CFG_16_WK_PU_EN_WIDTH 1
13723
13724
#define ALT_PINMUX_DCTD_IO_CFG_16_WK_PU_EN_SET_MSK 0x00010000
13725
13726
#define ALT_PINMUX_DCTD_IO_CFG_16_WK_PU_EN_CLR_MSK 0xfffeffff
13727
13728
#define ALT_PINMUX_DCTD_IO_CFG_16_WK_PU_EN_RESET 0x1
13729
13730
#define ALT_PINMUX_DCTD_IO_CFG_16_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
13731
13732
#define ALT_PINMUX_DCTD_IO_CFG_16_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
13733
13751
#define ALT_PINMUX_DCTD_IO_CFG_16_INPUT_BUF_EN_LSB 17
13752
13753
#define ALT_PINMUX_DCTD_IO_CFG_16_INPUT_BUF_EN_MSB 18
13754
13755
#define ALT_PINMUX_DCTD_IO_CFG_16_INPUT_BUF_EN_WIDTH 2
13756
13757
#define ALT_PINMUX_DCTD_IO_CFG_16_INPUT_BUF_EN_SET_MSK 0x00060000
13758
13759
#define ALT_PINMUX_DCTD_IO_CFG_16_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
13760
13761
#define ALT_PINMUX_DCTD_IO_CFG_16_INPUT_BUF_EN_RESET 0x2
13762
13763
#define ALT_PINMUX_DCTD_IO_CFG_16_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
13764
13765
#define ALT_PINMUX_DCTD_IO_CFG_16_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
13766
13786
#define ALT_PINMUX_DCTD_IO_CFG_16_RTRIM_LSB 19
13787
13788
#define ALT_PINMUX_DCTD_IO_CFG_16_RTRIM_MSB 21
13789
13790
#define ALT_PINMUX_DCTD_IO_CFG_16_RTRIM_WIDTH 3
13791
13792
#define ALT_PINMUX_DCTD_IO_CFG_16_RTRIM_SET_MSK 0x00380000
13793
13794
#define ALT_PINMUX_DCTD_IO_CFG_16_RTRIM_CLR_MSK 0xffc7ffff
13795
13796
#define ALT_PINMUX_DCTD_IO_CFG_16_RTRIM_RESET 0x1
13797
13798
#define ALT_PINMUX_DCTD_IO_CFG_16_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
13799
13800
#define ALT_PINMUX_DCTD_IO_CFG_16_RTRIM_SET(value) (((value) << 19) & 0x00380000)
13801
13811
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_31TO22_LSB 22
13812
13813
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_31TO22_MSB 31
13814
13815
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_31TO22_WIDTH 10
13816
13817
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_31TO22_SET_MSK 0xffc00000
13818
13819
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_31TO22_CLR_MSK 0x003fffff
13820
13821
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_31TO22_RESET 0x0
13822
13823
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
13824
13825
#define ALT_PINMUX_DCTD_IO_CFG_16_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
13826
13827
#ifndef __ASSEMBLY__
13828
13838
struct
ALT_PINMUX_DCTD_IO_CFG_16_s
13839
{
13840
uint32_t
PD_DRV_STRG
: 5;
13841
uint32_t
PD_SLW_RT
: 1;
13842
const
uint32_t
Reserved_7to6
: 2;
13843
uint32_t
PU_DRV_STRG
: 5;
13844
uint32_t
PU_SLW_RT
: 1;
13845
const
uint32_t
Reserved_15to14
: 2;
13846
uint32_t
WK_PU_EN
: 1;
13847
uint32_t
INPUT_BUF_EN
: 2;
13848
uint32_t
RTRIM
: 3;
13849
const
uint32_t
Reserved_31to22
: 10;
13850
};
13851
13853
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_16_s
ALT_PINMUX_DCTD_IO_CFG_16_t
;
13854
#endif
/* __ASSEMBLY__ */
13855
13857
#define ALT_PINMUX_DCTD_IO_CFG_16_RESET 0x000d0008
13858
13859
#define ALT_PINMUX_DCTD_IO_CFG_16_OFST 0x140
13860
13896
#define ALT_PINMUX_DCTD_IO_CFG_17_PD_DRV_STRG_LSB 0
13897
13898
#define ALT_PINMUX_DCTD_IO_CFG_17_PD_DRV_STRG_MSB 4
13899
13900
#define ALT_PINMUX_DCTD_IO_CFG_17_PD_DRV_STRG_WIDTH 5
13901
13902
#define ALT_PINMUX_DCTD_IO_CFG_17_PD_DRV_STRG_SET_MSK 0x0000001f
13903
13904
#define ALT_PINMUX_DCTD_IO_CFG_17_PD_DRV_STRG_CLR_MSK 0xffffffe0
13905
13906
#define ALT_PINMUX_DCTD_IO_CFG_17_PD_DRV_STRG_RESET 0x8
13907
13908
#define ALT_PINMUX_DCTD_IO_CFG_17_PD_DRV_STRG_GET(value) (((value) & 0x0000001f) >> 0)
13909
13910
#define ALT_PINMUX_DCTD_IO_CFG_17_PD_DRV_STRG_SET(value) (((value) << 0) & 0x0000001f)
13911
13925
#define ALT_PINMUX_DCTD_IO_CFG_17_PD_SLW_RT_LSB 5
13926
13927
#define ALT_PINMUX_DCTD_IO_CFG_17_PD_SLW_RT_MSB 5
13928
13929
#define ALT_PINMUX_DCTD_IO_CFG_17_PD_SLW_RT_WIDTH 1
13930
13931
#define ALT_PINMUX_DCTD_IO_CFG_17_PD_SLW_RT_SET_MSK 0x00000020
13932
13933
#define ALT_PINMUX_DCTD_IO_CFG_17_PD_SLW_RT_CLR_MSK 0xffffffdf
13934
13935
#define ALT_PINMUX_DCTD_IO_CFG_17_PD_SLW_RT_RESET 0x0
13936
13937
#define ALT_PINMUX_DCTD_IO_CFG_17_PD_SLW_RT_GET(value) (((value) & 0x00000020) >> 5)
13938
13939
#define ALT_PINMUX_DCTD_IO_CFG_17_PD_SLW_RT_SET(value) (((value) << 5) & 0x00000020)
13940
13950
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_7TO6_LSB 6
13951
13952
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_7TO6_MSB 7
13953
13954
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_7TO6_WIDTH 2
13955
13956
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_7TO6_SET_MSK 0x000000c0
13957
13958
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_7TO6_CLR_MSK 0xffffff3f
13959
13960
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_7TO6_RESET 0x0
13961
13962
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_7TO6_GET(value) (((value) & 0x000000c0) >> 6)
13963
13964
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_7TO6_SET(value) (((value) << 6) & 0x000000c0)
13965
13977
#define ALT_PINMUX_DCTD_IO_CFG_17_PU_DRV_STRG_LSB 8
13978
13979
#define ALT_PINMUX_DCTD_IO_CFG_17_PU_DRV_STRG_MSB 12
13980
13981
#define ALT_PINMUX_DCTD_IO_CFG_17_PU_DRV_STRG_WIDTH 5
13982
13983
#define ALT_PINMUX_DCTD_IO_CFG_17_PU_DRV_STRG_SET_MSK 0x00001f00
13984
13985
#define ALT_PINMUX_DCTD_IO_CFG_17_PU_DRV_STRG_CLR_MSK 0xffffe0ff
13986
13987
#define ALT_PINMUX_DCTD_IO_CFG_17_PU_DRV_STRG_RESET 0x0
13988
13989
#define ALT_PINMUX_DCTD_IO_CFG_17_PU_DRV_STRG_GET(value) (((value) & 0x00001f00) >> 8)
13990
13991
#define ALT_PINMUX_DCTD_IO_CFG_17_PU_DRV_STRG_SET(value) (((value) << 8) & 0x00001f00)
13992
14006
#define ALT_PINMUX_DCTD_IO_CFG_17_PU_SLW_RT_LSB 13
14007
14008
#define ALT_PINMUX_DCTD_IO_CFG_17_PU_SLW_RT_MSB 13
14009
14010
#define ALT_PINMUX_DCTD_IO_CFG_17_PU_SLW_RT_WIDTH 1
14011
14012
#define ALT_PINMUX_DCTD_IO_CFG_17_PU_SLW_RT_SET_MSK 0x00002000
14013
14014
#define ALT_PINMUX_DCTD_IO_CFG_17_PU_SLW_RT_CLR_MSK 0xffffdfff
14015
14016
#define ALT_PINMUX_DCTD_IO_CFG_17_PU_SLW_RT_RESET 0x0
14017
14018
#define ALT_PINMUX_DCTD_IO_CFG_17_PU_SLW_RT_GET(value) (((value) & 0x00002000) >> 13)
14019
14020
#define ALT_PINMUX_DCTD_IO_CFG_17_PU_SLW_RT_SET(value) (((value) << 13) & 0x00002000)
14021
14031
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_15TO14_LSB 14
14032
14033
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_15TO14_MSB 15
14034
14035
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_15TO14_WIDTH 2
14036
14037
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_15TO14_SET_MSK 0x0000c000
14038
14039
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_15TO14_CLR_MSK 0xffff3fff
14040
14041
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_15TO14_RESET 0x0
14042
14043
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_15TO14_GET(value) (((value) & 0x0000c000) >> 14)
14044
14045
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_15TO14_SET(value) (((value) << 14) & 0x0000c000)
14046
14060
#define ALT_PINMUX_DCTD_IO_CFG_17_WK_PU_EN_LSB 16
14061
14062
#define ALT_PINMUX_DCTD_IO_CFG_17_WK_PU_EN_MSB 16
14063
14064
#define ALT_PINMUX_DCTD_IO_CFG_17_WK_PU_EN_WIDTH 1
14065
14066
#define ALT_PINMUX_DCTD_IO_CFG_17_WK_PU_EN_SET_MSK 0x00010000
14067
14068
#define ALT_PINMUX_DCTD_IO_CFG_17_WK_PU_EN_CLR_MSK 0xfffeffff
14069
14070
#define ALT_PINMUX_DCTD_IO_CFG_17_WK_PU_EN_RESET 0x1
14071
14072
#define ALT_PINMUX_DCTD_IO_CFG_17_WK_PU_EN_GET(value) (((value) & 0x00010000) >> 16)
14073
14074
#define ALT_PINMUX_DCTD_IO_CFG_17_WK_PU_EN_SET(value) (((value) << 16) & 0x00010000)
14075
14093
#define ALT_PINMUX_DCTD_IO_CFG_17_INPUT_BUF_EN_LSB 17
14094
14095
#define ALT_PINMUX_DCTD_IO_CFG_17_INPUT_BUF_EN_MSB 18
14096
14097
#define ALT_PINMUX_DCTD_IO_CFG_17_INPUT_BUF_EN_WIDTH 2
14098
14099
#define ALT_PINMUX_DCTD_IO_CFG_17_INPUT_BUF_EN_SET_MSK 0x00060000
14100
14101
#define ALT_PINMUX_DCTD_IO_CFG_17_INPUT_BUF_EN_CLR_MSK 0xfff9ffff
14102
14103
#define ALT_PINMUX_DCTD_IO_CFG_17_INPUT_BUF_EN_RESET 0x2
14104
14105
#define ALT_PINMUX_DCTD_IO_CFG_17_INPUT_BUF_EN_GET(value) (((value) & 0x00060000) >> 17)
14106
14107
#define ALT_PINMUX_DCTD_IO_CFG_17_INPUT_BUF_EN_SET(value) (((value) << 17) & 0x00060000)
14108
14128
#define ALT_PINMUX_DCTD_IO_CFG_17_RTRIM_LSB 19
14129
14130
#define ALT_PINMUX_DCTD_IO_CFG_17_RTRIM_MSB 21
14131
14132
#define ALT_PINMUX_DCTD_IO_CFG_17_RTRIM_WIDTH 3
14133
14134
#define ALT_PINMUX_DCTD_IO_CFG_17_RTRIM_SET_MSK 0x00380000
14135
14136
#define ALT_PINMUX_DCTD_IO_CFG_17_RTRIM_CLR_MSK 0xffc7ffff
14137
14138
#define ALT_PINMUX_DCTD_IO_CFG_17_RTRIM_RESET 0x1
14139
14140
#define ALT_PINMUX_DCTD_IO_CFG_17_RTRIM_GET(value) (((value) & 0x00380000) >> 19)
14141
14142
#define ALT_PINMUX_DCTD_IO_CFG_17_RTRIM_SET(value) (((value) << 19) & 0x00380000)
14143
14153
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_31TO22_LSB 22
14154
14155
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_31TO22_MSB 31
14156
14157
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_31TO22_WIDTH 10
14158
14159
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_31TO22_SET_MSK 0xffc00000
14160
14161
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_31TO22_CLR_MSK 0x003fffff
14162
14163
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_31TO22_RESET 0x0
14164
14165
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_31TO22_GET(value) (((value) & 0xffc00000) >> 22)
14166
14167
#define ALT_PINMUX_DCTD_IO_CFG_17_RSVD_31TO22_SET(value) (((value) << 22) & 0xffc00000)
14168
14169
#ifndef __ASSEMBLY__
14170
14180
struct
ALT_PINMUX_DCTD_IO_CFG_17_s
14181
{
14182
uint32_t
PD_DRV_STRG
: 5;
14183
uint32_t
PD_SLW_RT
: 1;
14184
const
uint32_t
Reserved_7to6
: 2;
14185
uint32_t
PU_DRV_STRG
: 5;
14186
uint32_t
PU_SLW_RT
: 1;
14187
const
uint32_t
Reserved_15to14
: 2;
14188
uint32_t
WK_PU_EN
: 1;
14189
uint32_t
INPUT_BUF_EN
: 2;
14190
uint32_t
RTRIM
: 3;
14191
const
uint32_t
Reserved_31to22
: 10;
14192
};
14193
14195
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_CFG_17_s
ALT_PINMUX_DCTD_IO_CFG_17_t
;
14196
#endif
/* __ASSEMBLY__ */
14197
14199
#define ALT_PINMUX_DCTD_IO_CFG_17_RESET 0x000d0008
14200
14201
#define ALT_PINMUX_DCTD_IO_CFG_17_OFST 0x144
14202
14203
#ifndef __ASSEMBLY__
14204
14214
struct
ALT_PINMUX_DCTD_IO_GRP_s
14215
{
14216
volatile
ALT_PINMUX_DCTD_IO_1_t
pinmux_dedicated_io_1
;
14217
volatile
ALT_PINMUX_DCTD_IO_2_t
pinmux_dedicated_io_2
;
14218
volatile
ALT_PINMUX_DCTD_IO_3_t
pinmux_dedicated_io_3
;
14219
volatile
ALT_PINMUX_DCTD_IO_4_t
pinmux_dedicated_io_4
;
14220
volatile
ALT_PINMUX_DCTD_IO_5_t
pinmux_dedicated_io_5
;
14221
volatile
ALT_PINMUX_DCTD_IO_6_t
pinmux_dedicated_io_6
;
14222
volatile
ALT_PINMUX_DCTD_IO_7_t
pinmux_dedicated_io_7
;
14223
volatile
ALT_PINMUX_DCTD_IO_8_t
pinmux_dedicated_io_8
;
14224
volatile
ALT_PINMUX_DCTD_IO_9_t
pinmux_dedicated_io_9
;
14225
volatile
ALT_PINMUX_DCTD_IO_10_t
pinmux_dedicated_io_10
;
14226
volatile
ALT_PINMUX_DCTD_IO_11_t
pinmux_dedicated_io_11
;
14227
volatile
ALT_PINMUX_DCTD_IO_12_t
pinmux_dedicated_io_12
;
14228
volatile
ALT_PINMUX_DCTD_IO_13_t
pinmux_dedicated_io_13
;
14229
volatile
ALT_PINMUX_DCTD_IO_14_t
pinmux_dedicated_io_14
;
14230
volatile
ALT_PINMUX_DCTD_IO_15_t
pinmux_dedicated_io_15
;
14231
volatile
ALT_PINMUX_DCTD_IO_16_t
pinmux_dedicated_io_16
;
14232
volatile
ALT_PINMUX_DCTD_IO_17_t
pinmux_dedicated_io_17
;
14233
volatile
uint32_t
_pad_0x44_0xff
[47];
14234
volatile
ALT_PINMUX_DCTD_IO_CFG_BANK_t
configuration_dedicated_io_bank
;
14235
volatile
ALT_PINMUX_DCTD_IO_CFG_1_t
configuration_dedicated_io_1
;
14236
volatile
ALT_PINMUX_DCTD_IO_CFG_2_t
configuration_dedicated_io_2
;
14237
volatile
ALT_PINMUX_DCTD_IO_CFG_3_t
configuration_dedicated_io_3
;
14238
volatile
ALT_PINMUX_DCTD_IO_CFG_4_t
configuration_dedicated_io_4
;
14239
volatile
ALT_PINMUX_DCTD_IO_CFG_5_t
configuration_dedicated_io_5
;
14240
volatile
ALT_PINMUX_DCTD_IO_CFG_6_t
configuration_dedicated_io_6
;
14241
volatile
ALT_PINMUX_DCTD_IO_CFG_7_t
configuration_dedicated_io_7
;
14242
volatile
ALT_PINMUX_DCTD_IO_CFG_8_t
configuration_dedicated_io_8
;
14243
volatile
ALT_PINMUX_DCTD_IO_CFG_9_t
configuration_dedicated_io_9
;
14244
volatile
ALT_PINMUX_DCTD_IO_CFG_10_t
configuration_dedicated_io_10
;
14245
volatile
ALT_PINMUX_DCTD_IO_CFG_11_t
configuration_dedicated_io_11
;
14246
volatile
ALT_PINMUX_DCTD_IO_CFG_12_t
configuration_dedicated_io_12
;
14247
volatile
ALT_PINMUX_DCTD_IO_CFG_13_t
configuration_dedicated_io_13
;
14248
volatile
ALT_PINMUX_DCTD_IO_CFG_14_t
configuration_dedicated_io_14
;
14249
volatile
ALT_PINMUX_DCTD_IO_CFG_15_t
configuration_dedicated_io_15
;
14250
volatile
ALT_PINMUX_DCTD_IO_CFG_16_t
configuration_dedicated_io_16
;
14251
volatile
ALT_PINMUX_DCTD_IO_CFG_17_t
configuration_dedicated_io_17
;
14252
volatile
uint32_t
_pad_0x148_0x200
[46];
14253
};
14254
14256
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_GRP_s
ALT_PINMUX_DCTD_IO_GRP_t
;
14258
struct
ALT_PINMUX_DCTD_IO_GRP_raw_s
14259
{
14260
volatile
uint32_t
pinmux_dedicated_io_1
;
14261
volatile
uint32_t
pinmux_dedicated_io_2
;
14262
volatile
uint32_t
pinmux_dedicated_io_3
;
14263
volatile
uint32_t
pinmux_dedicated_io_4
;
14264
volatile
uint32_t
pinmux_dedicated_io_5
;
14265
volatile
uint32_t
pinmux_dedicated_io_6
;
14266
volatile
uint32_t
pinmux_dedicated_io_7
;
14267
volatile
uint32_t
pinmux_dedicated_io_8
;
14268
volatile
uint32_t
pinmux_dedicated_io_9
;
14269
volatile
uint32_t
pinmux_dedicated_io_10
;
14270
volatile
uint32_t
pinmux_dedicated_io_11
;
14271
volatile
uint32_t
pinmux_dedicated_io_12
;
14272
volatile
uint32_t
pinmux_dedicated_io_13
;
14273
volatile
uint32_t
pinmux_dedicated_io_14
;
14274
volatile
uint32_t
pinmux_dedicated_io_15
;
14275
volatile
uint32_t
pinmux_dedicated_io_16
;
14276
volatile
uint32_t
pinmux_dedicated_io_17
;
14277
volatile
uint32_t
_pad_0x44_0xff
[47];
14278
volatile
uint32_t
configuration_dedicated_io_bank
;
14279
volatile
uint32_t
configuration_dedicated_io_1
;
14280
volatile
uint32_t
configuration_dedicated_io_2
;
14281
volatile
uint32_t
configuration_dedicated_io_3
;
14282
volatile
uint32_t
configuration_dedicated_io_4
;
14283
volatile
uint32_t
configuration_dedicated_io_5
;
14284
volatile
uint32_t
configuration_dedicated_io_6
;
14285
volatile
uint32_t
configuration_dedicated_io_7
;
14286
volatile
uint32_t
configuration_dedicated_io_8
;
14287
volatile
uint32_t
configuration_dedicated_io_9
;
14288
volatile
uint32_t
configuration_dedicated_io_10
;
14289
volatile
uint32_t
configuration_dedicated_io_11
;
14290
volatile
uint32_t
configuration_dedicated_io_12
;
14291
volatile
uint32_t
configuration_dedicated_io_13
;
14292
volatile
uint32_t
configuration_dedicated_io_14
;
14293
volatile
uint32_t
configuration_dedicated_io_15
;
14294
volatile
uint32_t
configuration_dedicated_io_16
;
14295
volatile
uint32_t
configuration_dedicated_io_17
;
14296
volatile
uint32_t
_pad_0x148_0x200
[46];
14297
};
14298
14300
typedef
volatile
struct
ALT_PINMUX_DCTD_IO_GRP_raw_s
ALT_PINMUX_DCTD_IO_GRP_raw_t
;
14301
#endif
/* __ASSEMBLY__ */
14302
14339
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_SEL_LSB 0
14340
14341
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_SEL_MSB 0
14342
14343
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_SEL_WIDTH 1
14344
14345
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_SEL_SET_MSK 0x00000001
14346
14347
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_SEL_CLR_MSK 0xfffffffe
14348
14349
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_SEL_RESET 0x0
14350
14351
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
14352
14353
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
14354
14364
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RSVD_LSB 1
14365
14366
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RSVD_MSB 31
14367
14368
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RSVD_WIDTH 31
14369
14370
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RSVD_SET_MSK 0xfffffffe
14371
14372
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RSVD_CLR_MSK 0x00000001
14373
14374
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RSVD_RESET 0x0
14375
14376
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
14377
14378
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
14379
14380
#ifndef __ASSEMBLY__
14381
14391
struct
ALT_PINMUX_FPGA_EMAC0_USEFPGA_s
14392
{
14393
uint32_t
sel
: 1;
14394
const
uint32_t
Reserved
: 31;
14395
};
14396
14398
typedef
volatile
struct
ALT_PINMUX_FPGA_EMAC0_USEFPGA_s
ALT_PINMUX_FPGA_EMAC0_USEFPGA_t
;
14399
#endif
/* __ASSEMBLY__ */
14400
14402
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_RESET 0x00000000
14403
14404
#define ALT_PINMUX_FPGA_EMAC0_USEFPGA_OFST 0x0
14405
14437
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_SEL_LSB 0
14438
14439
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_SEL_MSB 0
14440
14441
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_SEL_WIDTH 1
14442
14443
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_SEL_SET_MSK 0x00000001
14444
14445
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_SEL_CLR_MSK 0xfffffffe
14446
14447
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_SEL_RESET 0x0
14448
14449
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
14450
14451
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
14452
14462
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RSVD_LSB 1
14463
14464
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RSVD_MSB 31
14465
14466
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RSVD_WIDTH 31
14467
14468
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RSVD_SET_MSK 0xfffffffe
14469
14470
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RSVD_CLR_MSK 0x00000001
14471
14472
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RSVD_RESET 0x0
14473
14474
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
14475
14476
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
14477
14478
#ifndef __ASSEMBLY__
14479
14489
struct
ALT_PINMUX_FPGA_EMAC1_USEFPGA_s
14490
{
14491
uint32_t
sel
: 1;
14492
const
uint32_t
Reserved
: 31;
14493
};
14494
14496
typedef
volatile
struct
ALT_PINMUX_FPGA_EMAC1_USEFPGA_s
ALT_PINMUX_FPGA_EMAC1_USEFPGA_t
;
14497
#endif
/* __ASSEMBLY__ */
14498
14500
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_RESET 0x00000000
14501
14502
#define ALT_PINMUX_FPGA_EMAC1_USEFPGA_OFST 0x4
14503
14535
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_SEL_LSB 0
14536
14537
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_SEL_MSB 0
14538
14539
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_SEL_WIDTH 1
14540
14541
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_SEL_SET_MSK 0x00000001
14542
14543
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_SEL_CLR_MSK 0xfffffffe
14544
14545
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_SEL_RESET 0x0
14546
14547
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
14548
14549
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
14550
14560
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RSVD_LSB 1
14561
14562
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RSVD_MSB 31
14563
14564
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RSVD_WIDTH 31
14565
14566
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RSVD_SET_MSK 0xfffffffe
14567
14568
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RSVD_CLR_MSK 0x00000001
14569
14570
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RSVD_RESET 0x0
14571
14572
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
14573
14574
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
14575
14576
#ifndef __ASSEMBLY__
14577
14587
struct
ALT_PINMUX_FPGA_EMAC2_USEFPGA_s
14588
{
14589
uint32_t
sel
: 1;
14590
const
uint32_t
Reserved
: 31;
14591
};
14592
14594
typedef
volatile
struct
ALT_PINMUX_FPGA_EMAC2_USEFPGA_s
ALT_PINMUX_FPGA_EMAC2_USEFPGA_t
;
14595
#endif
/* __ASSEMBLY__ */
14596
14598
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_RESET 0x00000000
14599
14600
#define ALT_PINMUX_FPGA_EMAC2_USEFPGA_OFST 0x8
14601
14633
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_SEL_LSB 0
14634
14635
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_SEL_MSB 0
14636
14637
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_SEL_WIDTH 1
14638
14639
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_SEL_SET_MSK 0x00000001
14640
14641
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_SEL_CLR_MSK 0xfffffffe
14642
14643
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_SEL_RESET 0x0
14644
14645
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
14646
14647
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
14648
14658
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_RSVD_LSB 1
14659
14660
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_RSVD_MSB 31
14661
14662
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_RSVD_WIDTH 31
14663
14664
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_RSVD_SET_MSK 0xfffffffe
14665
14666
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_RSVD_CLR_MSK 0x00000001
14667
14668
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_RSVD_RESET 0x0
14669
14670
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
14671
14672
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
14673
14674
#ifndef __ASSEMBLY__
14675
14685
struct
ALT_PINMUX_FPGA_I2C0_USEFPGA_s
14686
{
14687
uint32_t
sel
: 1;
14688
const
uint32_t
Reserved
: 31;
14689
};
14690
14692
typedef
volatile
struct
ALT_PINMUX_FPGA_I2C0_USEFPGA_s
ALT_PINMUX_FPGA_I2C0_USEFPGA_t
;
14693
#endif
/* __ASSEMBLY__ */
14694
14696
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_RESET 0x00000000
14697
14698
#define ALT_PINMUX_FPGA_I2C0_USEFPGA_OFST 0xc
14699
14731
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_SEL_LSB 0
14732
14733
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_SEL_MSB 0
14734
14735
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_SEL_WIDTH 1
14736
14737
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_SEL_SET_MSK 0x00000001
14738
14739
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_SEL_CLR_MSK 0xfffffffe
14740
14741
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_SEL_RESET 0x0
14742
14743
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
14744
14745
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
14746
14756
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_RSVD_LSB 1
14757
14758
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_RSVD_MSB 31
14759
14760
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_RSVD_WIDTH 31
14761
14762
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_RSVD_SET_MSK 0xfffffffe
14763
14764
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_RSVD_CLR_MSK 0x00000001
14765
14766
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_RSVD_RESET 0x0
14767
14768
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
14769
14770
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
14771
14772
#ifndef __ASSEMBLY__
14773
14783
struct
ALT_PINMUX_FPGA_I2C1_USEFPGA_s
14784
{
14785
uint32_t
sel
: 1;
14786
const
uint32_t
Reserved
: 31;
14787
};
14788
14790
typedef
volatile
struct
ALT_PINMUX_FPGA_I2C1_USEFPGA_s
ALT_PINMUX_FPGA_I2C1_USEFPGA_t
;
14791
#endif
/* __ASSEMBLY__ */
14792
14794
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_RESET 0x00000000
14795
14796
#define ALT_PINMUX_FPGA_I2C1_USEFPGA_OFST 0x10
14797
14829
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_SEL_LSB 0
14830
14831
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_SEL_MSB 0
14832
14833
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_SEL_WIDTH 1
14834
14835
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_SEL_SET_MSK 0x00000001
14836
14837
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_SEL_CLR_MSK 0xfffffffe
14838
14839
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_SEL_RESET 0x0
14840
14841
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
14842
14843
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
14844
14854
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RSVD_LSB 1
14855
14856
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RSVD_MSB 31
14857
14858
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RSVD_WIDTH 31
14859
14860
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RSVD_SET_MSK 0xfffffffe
14861
14862
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RSVD_CLR_MSK 0x00000001
14863
14864
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RSVD_RESET 0x0
14865
14866
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
14867
14868
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
14869
14870
#ifndef __ASSEMBLY__
14871
14881
struct
ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_s
14882
{
14883
uint32_t
sel
: 1;
14884
const
uint32_t
Reserved
: 31;
14885
};
14886
14888
typedef
volatile
struct
ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_s
ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_t
;
14889
#endif
/* __ASSEMBLY__ */
14890
14892
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_RESET 0x00000000
14893
14894
#define ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_OFST 0x14
14895
14927
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_SEL_LSB 0
14928
14929
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_SEL_MSB 0
14930
14931
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_SEL_WIDTH 1
14932
14933
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_SEL_SET_MSK 0x00000001
14934
14935
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_SEL_CLR_MSK 0xfffffffe
14936
14937
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_SEL_RESET 0x0
14938
14939
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
14940
14941
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
14942
14952
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RSVD_LSB 1
14953
14954
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RSVD_MSB 31
14955
14956
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RSVD_WIDTH 31
14957
14958
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RSVD_SET_MSK 0xfffffffe
14959
14960
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RSVD_CLR_MSK 0x00000001
14961
14962
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RSVD_RESET 0x0
14963
14964
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
14965
14966
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
14967
14968
#ifndef __ASSEMBLY__
14969
14979
struct
ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_s
14980
{
14981
uint32_t
sel
: 1;
14982
const
uint32_t
Reserved
: 31;
14983
};
14984
14986
typedef
volatile
struct
ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_s
ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_t
;
14987
#endif
/* __ASSEMBLY__ */
14988
14990
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_RESET 0x00000000
14991
14992
#define ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_OFST 0x18
14993
15025
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_SEL_LSB 0
15026
15027
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_SEL_MSB 0
15028
15029
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_SEL_WIDTH 1
15030
15031
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_SEL_SET_MSK 0x00000001
15032
15033
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_SEL_CLR_MSK 0xfffffffe
15034
15035
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_SEL_RESET 0x0
15036
15037
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15038
15039
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15040
15050
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RSVD_LSB 1
15051
15052
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RSVD_MSB 31
15053
15054
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RSVD_WIDTH 31
15055
15056
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RSVD_SET_MSK 0xfffffffe
15057
15058
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RSVD_CLR_MSK 0x00000001
15059
15060
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RSVD_RESET 0x0
15061
15062
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15063
15064
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15065
15066
#ifndef __ASSEMBLY__
15067
15077
struct
ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_s
15078
{
15079
uint32_t
sel
: 1;
15080
const
uint32_t
Reserved
: 31;
15081
};
15082
15084
typedef
volatile
struct
ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_s
ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_t
;
15085
#endif
/* __ASSEMBLY__ */
15086
15088
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_RESET 0x00000000
15089
15090
#define ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_OFST 0x1c
15091
15123
#define ALT_PINMUX_FPGA_NAND_USEFPGA_SEL_LSB 0
15124
15125
#define ALT_PINMUX_FPGA_NAND_USEFPGA_SEL_MSB 0
15126
15127
#define ALT_PINMUX_FPGA_NAND_USEFPGA_SEL_WIDTH 1
15128
15129
#define ALT_PINMUX_FPGA_NAND_USEFPGA_SEL_SET_MSK 0x00000001
15130
15131
#define ALT_PINMUX_FPGA_NAND_USEFPGA_SEL_CLR_MSK 0xfffffffe
15132
15133
#define ALT_PINMUX_FPGA_NAND_USEFPGA_SEL_RESET 0x0
15134
15135
#define ALT_PINMUX_FPGA_NAND_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15136
15137
#define ALT_PINMUX_FPGA_NAND_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15138
15148
#define ALT_PINMUX_FPGA_NAND_USEFPGA_RSVD_LSB 1
15149
15150
#define ALT_PINMUX_FPGA_NAND_USEFPGA_RSVD_MSB 31
15151
15152
#define ALT_PINMUX_FPGA_NAND_USEFPGA_RSVD_WIDTH 31
15153
15154
#define ALT_PINMUX_FPGA_NAND_USEFPGA_RSVD_SET_MSK 0xfffffffe
15155
15156
#define ALT_PINMUX_FPGA_NAND_USEFPGA_RSVD_CLR_MSK 0x00000001
15157
15158
#define ALT_PINMUX_FPGA_NAND_USEFPGA_RSVD_RESET 0x0
15159
15160
#define ALT_PINMUX_FPGA_NAND_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15161
15162
#define ALT_PINMUX_FPGA_NAND_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15163
15164
#ifndef __ASSEMBLY__
15165
15175
struct
ALT_PINMUX_FPGA_NAND_USEFPGA_s
15176
{
15177
uint32_t
sel
: 1;
15178
const
uint32_t
Reserved
: 31;
15179
};
15180
15182
typedef
volatile
struct
ALT_PINMUX_FPGA_NAND_USEFPGA_s
ALT_PINMUX_FPGA_NAND_USEFPGA_t
;
15183
#endif
/* __ASSEMBLY__ */
15184
15186
#define ALT_PINMUX_FPGA_NAND_USEFPGA_RESET 0x00000000
15187
15188
#define ALT_PINMUX_FPGA_NAND_USEFPGA_OFST 0x20
15189
15221
#define ALT_PINMUX_FPGA_QSPI_USEFPGA_SEL_LSB 0
15222
15223
#define ALT_PINMUX_FPGA_QSPI_USEFPGA_SEL_MSB 0
15224
15225
#define ALT_PINMUX_FPGA_QSPI_USEFPGA_SEL_WIDTH 1
15226
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#define ALT_PINMUX_FPGA_QSPI_USEFPGA_SEL_SET_MSK 0x00000001
15228
15229
#define ALT_PINMUX_FPGA_QSPI_USEFPGA_SEL_CLR_MSK 0xfffffffe
15230
15231
#define ALT_PINMUX_FPGA_QSPI_USEFPGA_SEL_RESET 0x0
15232
15233
#define ALT_PINMUX_FPGA_QSPI_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15234
15235
#define ALT_PINMUX_FPGA_QSPI_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15236
15246
#define ALT_PINMUX_FPGA_QSPI_USEFPGA_RSVD_LSB 1
15247
15248
#define ALT_PINMUX_FPGA_QSPI_USEFPGA_RSVD_MSB 31
15249
15250
#define ALT_PINMUX_FPGA_QSPI_USEFPGA_RSVD_WIDTH 31
15251
15252
#define ALT_PINMUX_FPGA_QSPI_USEFPGA_RSVD_SET_MSK 0xfffffffe
15253
15254
#define ALT_PINMUX_FPGA_QSPI_USEFPGA_RSVD_CLR_MSK 0x00000001
15255
15256
#define ALT_PINMUX_FPGA_QSPI_USEFPGA_RSVD_RESET 0x0
15257
15258
#define ALT_PINMUX_FPGA_QSPI_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15259
15260
#define ALT_PINMUX_FPGA_QSPI_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15261
15262
#ifndef __ASSEMBLY__
15263
15273
struct
ALT_PINMUX_FPGA_QSPI_USEFPGA_s
15274
{
15275
uint32_t
sel
: 1;
15276
const
uint32_t
Reserved
: 31;
15277
};
15278
15280
typedef
volatile
struct
ALT_PINMUX_FPGA_QSPI_USEFPGA_s
ALT_PINMUX_FPGA_QSPI_USEFPGA_t
;
15281
#endif
/* __ASSEMBLY__ */
15282
15284
#define ALT_PINMUX_FPGA_QSPI_USEFPGA_RESET 0x00000000
15285
15286
#define ALT_PINMUX_FPGA_QSPI_USEFPGA_OFST 0x24
15287
15319
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_SEL_LSB 0
15320
15321
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_SEL_MSB 0
15322
15323
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_SEL_WIDTH 1
15324
15325
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_SEL_SET_MSK 0x00000001
15326
15327
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_SEL_CLR_MSK 0xfffffffe
15328
15329
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_SEL_RESET 0x0
15330
15331
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15332
15333
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15334
15344
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RSVD_LSB 1
15345
15346
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RSVD_MSB 31
15347
15348
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RSVD_WIDTH 31
15349
15350
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RSVD_SET_MSK 0xfffffffe
15351
15352
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RSVD_CLR_MSK 0x00000001
15353
15354
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RSVD_RESET 0x0
15355
15356
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15357
15358
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15359
15360
#ifndef __ASSEMBLY__
15361
15371
struct
ALT_PINMUX_FPGA_SDMMC_USEFPGA_s
15372
{
15373
uint32_t
sel
: 1;
15374
const
uint32_t
Reserved
: 31;
15375
};
15376
15378
typedef
volatile
struct
ALT_PINMUX_FPGA_SDMMC_USEFPGA_s
ALT_PINMUX_FPGA_SDMMC_USEFPGA_t
;
15379
#endif
/* __ASSEMBLY__ */
15380
15382
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_RESET 0x00000000
15383
15384
#define ALT_PINMUX_FPGA_SDMMC_USEFPGA_OFST 0x28
15385
15417
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_SEL_LSB 0
15418
15419
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_SEL_MSB 0
15420
15421
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_SEL_WIDTH 1
15422
15423
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_SEL_SET_MSK 0x00000001
15424
15425
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_SEL_CLR_MSK 0xfffffffe
15426
15427
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_SEL_RESET 0x0
15428
15429
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15430
15431
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15432
15442
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RSVD_LSB 1
15443
15444
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RSVD_MSB 31
15445
15446
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RSVD_WIDTH 31
15447
15448
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RSVD_SET_MSK 0xfffffffe
15449
15450
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RSVD_CLR_MSK 0x00000001
15451
15452
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RSVD_RESET 0x0
15453
15454
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15455
15456
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15457
15458
#ifndef __ASSEMBLY__
15459
15469
struct
ALT_PINMUX_FPGA_SPIM0_USEFPGA_s
15470
{
15471
uint32_t
sel
: 1;
15472
const
uint32_t
Reserved
: 31;
15473
};
15474
15476
typedef
volatile
struct
ALT_PINMUX_FPGA_SPIM0_USEFPGA_s
ALT_PINMUX_FPGA_SPIM0_USEFPGA_t
;
15477
#endif
/* __ASSEMBLY__ */
15478
15480
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_RESET 0x00000000
15481
15482
#define ALT_PINMUX_FPGA_SPIM0_USEFPGA_OFST 0x2c
15483
15515
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_SEL_LSB 0
15516
15517
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_SEL_MSB 0
15518
15519
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_SEL_WIDTH 1
15520
15521
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_SEL_SET_MSK 0x00000001
15522
15523
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_SEL_CLR_MSK 0xfffffffe
15524
15525
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_SEL_RESET 0x0
15526
15527
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15528
15529
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15530
15540
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RSVD_LSB 1
15541
15542
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RSVD_MSB 31
15543
15544
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RSVD_WIDTH 31
15545
15546
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RSVD_SET_MSK 0xfffffffe
15547
15548
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RSVD_CLR_MSK 0x00000001
15549
15550
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RSVD_RESET 0x0
15551
15552
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15553
15554
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15555
15556
#ifndef __ASSEMBLY__
15557
15567
struct
ALT_PINMUX_FPGA_SPIM1_USEFPGA_s
15568
{
15569
uint32_t
sel
: 1;
15570
const
uint32_t
Reserved
: 31;
15571
};
15572
15574
typedef
volatile
struct
ALT_PINMUX_FPGA_SPIM1_USEFPGA_s
ALT_PINMUX_FPGA_SPIM1_USEFPGA_t
;
15575
#endif
/* __ASSEMBLY__ */
15576
15578
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_RESET 0x00000000
15579
15580
#define ALT_PINMUX_FPGA_SPIM1_USEFPGA_OFST 0x30
15581
15613
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_SEL_LSB 0
15614
15615
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_SEL_MSB 0
15616
15617
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_SEL_WIDTH 1
15618
15619
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_SEL_SET_MSK 0x00000001
15620
15621
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_SEL_CLR_MSK 0xfffffffe
15622
15623
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_SEL_RESET 0x0
15624
15625
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15626
15627
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15628
15638
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RSVD_LSB 1
15639
15640
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RSVD_MSB 31
15641
15642
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RSVD_WIDTH 31
15643
15644
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RSVD_SET_MSK 0xfffffffe
15645
15646
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RSVD_CLR_MSK 0x00000001
15647
15648
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RSVD_RESET 0x0
15649
15650
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15651
15652
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15653
15654
#ifndef __ASSEMBLY__
15655
15665
struct
ALT_PINMUX_FPGA_SPIS0_USEFPGA_s
15666
{
15667
uint32_t
sel
: 1;
15668
const
uint32_t
Reserved
: 31;
15669
};
15670
15672
typedef
volatile
struct
ALT_PINMUX_FPGA_SPIS0_USEFPGA_s
ALT_PINMUX_FPGA_SPIS0_USEFPGA_t
;
15673
#endif
/* __ASSEMBLY__ */
15674
15676
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_RESET 0x00000000
15677
15678
#define ALT_PINMUX_FPGA_SPIS0_USEFPGA_OFST 0x34
15679
15711
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_SEL_LSB 0
15712
15713
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_SEL_MSB 0
15714
15715
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_SEL_WIDTH 1
15716
15717
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_SEL_SET_MSK 0x00000001
15718
15719
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_SEL_CLR_MSK 0xfffffffe
15720
15721
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_SEL_RESET 0x0
15722
15723
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15724
15725
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15726
15736
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RSVD_LSB 1
15737
15738
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RSVD_MSB 31
15739
15740
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RSVD_WIDTH 31
15741
15742
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RSVD_SET_MSK 0xfffffffe
15743
15744
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RSVD_CLR_MSK 0x00000001
15745
15746
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RSVD_RESET 0x0
15747
15748
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15749
15750
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15751
15752
#ifndef __ASSEMBLY__
15753
15763
struct
ALT_PINMUX_FPGA_SPIS1_USEFPGA_s
15764
{
15765
uint32_t
sel
: 1;
15766
const
uint32_t
Reserved
: 31;
15767
};
15768
15770
typedef
volatile
struct
ALT_PINMUX_FPGA_SPIS1_USEFPGA_s
ALT_PINMUX_FPGA_SPIS1_USEFPGA_t
;
15771
#endif
/* __ASSEMBLY__ */
15772
15774
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_RESET 0x00000000
15775
15776
#define ALT_PINMUX_FPGA_SPIS1_USEFPGA_OFST 0x38
15777
15809
#define ALT_PINMUX_FPGA_UART0_USEFPGA_SEL_LSB 0
15810
15811
#define ALT_PINMUX_FPGA_UART0_USEFPGA_SEL_MSB 0
15812
15813
#define ALT_PINMUX_FPGA_UART0_USEFPGA_SEL_WIDTH 1
15814
15815
#define ALT_PINMUX_FPGA_UART0_USEFPGA_SEL_SET_MSK 0x00000001
15816
15817
#define ALT_PINMUX_FPGA_UART0_USEFPGA_SEL_CLR_MSK 0xfffffffe
15818
15819
#define ALT_PINMUX_FPGA_UART0_USEFPGA_SEL_RESET 0x0
15820
15821
#define ALT_PINMUX_FPGA_UART0_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15822
15823
#define ALT_PINMUX_FPGA_UART0_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15824
15834
#define ALT_PINMUX_FPGA_UART0_USEFPGA_RSVD_LSB 1
15835
15836
#define ALT_PINMUX_FPGA_UART0_USEFPGA_RSVD_MSB 31
15837
15838
#define ALT_PINMUX_FPGA_UART0_USEFPGA_RSVD_WIDTH 31
15839
15840
#define ALT_PINMUX_FPGA_UART0_USEFPGA_RSVD_SET_MSK 0xfffffffe
15841
15842
#define ALT_PINMUX_FPGA_UART0_USEFPGA_RSVD_CLR_MSK 0x00000001
15843
15844
#define ALT_PINMUX_FPGA_UART0_USEFPGA_RSVD_RESET 0x0
15845
15846
#define ALT_PINMUX_FPGA_UART0_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15847
15848
#define ALT_PINMUX_FPGA_UART0_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15849
15850
#ifndef __ASSEMBLY__
15851
15861
struct
ALT_PINMUX_FPGA_UART0_USEFPGA_s
15862
{
15863
uint32_t
sel
: 1;
15864
const
uint32_t
Reserved
: 31;
15865
};
15866
15868
typedef
volatile
struct
ALT_PINMUX_FPGA_UART0_USEFPGA_s
ALT_PINMUX_FPGA_UART0_USEFPGA_t
;
15869
#endif
/* __ASSEMBLY__ */
15870
15872
#define ALT_PINMUX_FPGA_UART0_USEFPGA_RESET 0x00000000
15873
15874
#define ALT_PINMUX_FPGA_UART0_USEFPGA_OFST 0x3c
15875
15907
#define ALT_PINMUX_FPGA_UART1_USEFPGA_SEL_LSB 0
15908
15909
#define ALT_PINMUX_FPGA_UART1_USEFPGA_SEL_MSB 0
15910
15911
#define ALT_PINMUX_FPGA_UART1_USEFPGA_SEL_WIDTH 1
15912
15913
#define ALT_PINMUX_FPGA_UART1_USEFPGA_SEL_SET_MSK 0x00000001
15914
15915
#define ALT_PINMUX_FPGA_UART1_USEFPGA_SEL_CLR_MSK 0xfffffffe
15916
15917
#define ALT_PINMUX_FPGA_UART1_USEFPGA_SEL_RESET 0x0
15918
15919
#define ALT_PINMUX_FPGA_UART1_USEFPGA_SEL_GET(value) (((value) & 0x00000001) >> 0)
15920
15921
#define ALT_PINMUX_FPGA_UART1_USEFPGA_SEL_SET(value) (((value) << 0) & 0x00000001)
15922
15932
#define ALT_PINMUX_FPGA_UART1_USEFPGA_RSVD_LSB 1
15933
15934
#define ALT_PINMUX_FPGA_UART1_USEFPGA_RSVD_MSB 31
15935
15936
#define ALT_PINMUX_FPGA_UART1_USEFPGA_RSVD_WIDTH 31
15937
15938
#define ALT_PINMUX_FPGA_UART1_USEFPGA_RSVD_SET_MSK 0xfffffffe
15939
15940
#define ALT_PINMUX_FPGA_UART1_USEFPGA_RSVD_CLR_MSK 0x00000001
15941
15942
#define ALT_PINMUX_FPGA_UART1_USEFPGA_RSVD_RESET 0x0
15943
15944
#define ALT_PINMUX_FPGA_UART1_USEFPGA_RSVD_GET(value) (((value) & 0xfffffffe) >> 1)
15945
15946
#define ALT_PINMUX_FPGA_UART1_USEFPGA_RSVD_SET(value) (((value) << 1) & 0xfffffffe)
15947
15948
#ifndef __ASSEMBLY__
15949
15959
struct
ALT_PINMUX_FPGA_UART1_USEFPGA_s
15960
{
15961
uint32_t
sel
: 1;
15962
const
uint32_t
Reserved
: 31;
15963
};
15964
15966
typedef
volatile
struct
ALT_PINMUX_FPGA_UART1_USEFPGA_s
ALT_PINMUX_FPGA_UART1_USEFPGA_t
;
15967
#endif
/* __ASSEMBLY__ */
15968
15970
#define ALT_PINMUX_FPGA_UART1_USEFPGA_RESET 0x00000000
15971
15972
#define ALT_PINMUX_FPGA_UART1_USEFPGA_OFST 0x40
15973
15974
#ifndef __ASSEMBLY__
15975
15985
struct
ALT_PINMUX_FPGA_INTERFACE_GRP_s
15986
{
15987
volatile
ALT_PINMUX_FPGA_EMAC0_USEFPGA_t
pinmux_emac0_usefpga
;
15988
volatile
ALT_PINMUX_FPGA_EMAC1_USEFPGA_t
pinmux_emac1_usefpga
;
15989
volatile
ALT_PINMUX_FPGA_EMAC2_USEFPGA_t
pinmux_emac2_usefpga
;
15990
volatile
ALT_PINMUX_FPGA_I2C0_USEFPGA_t
pinmux_i2c0_usefpga
;
15991
volatile
ALT_PINMUX_FPGA_I2C1_USEFPGA_t
pinmux_i2c1_usefpga
;
15992
volatile
ALT_PINMUX_FPGA_I2C_EMAC0_USEFPGA_t
pinmux_i2c_emac0_usefpga
;
15993
volatile
ALT_PINMUX_FPGA_I2C_EMAC1_USEFPGA_t
pinmux_i2c_emac1_usefpga
;
15994
volatile
ALT_PINMUX_FPGA_I2C_EMAC2_USEFPGA_t
pinmux_i2c_emac2_usefpga
;
15995
volatile
ALT_PINMUX_FPGA_NAND_USEFPGA_t
pinmux_nand_usefpga
;
15996
volatile
ALT_PINMUX_FPGA_QSPI_USEFPGA_t
pinmux_qspi_usefpga
;
15997
volatile
ALT_PINMUX_FPGA_SDMMC_USEFPGA_t
pinmux_sdmmc_usefpga
;
15998
volatile
ALT_PINMUX_FPGA_SPIM0_USEFPGA_t
pinmux_spim0_usefpga
;
15999
volatile
ALT_PINMUX_FPGA_SPIM1_USEFPGA_t
pinmux_spim1_usefpga
;
16000
volatile
ALT_PINMUX_FPGA_SPIS0_USEFPGA_t
pinmux_spis0_usefpga
;
16001
volatile
ALT_PINMUX_FPGA_SPIS1_USEFPGA_t
pinmux_spis1_usefpga
;
16002
volatile
ALT_PINMUX_FPGA_UART0_USEFPGA_t
pinmux_uart0_usefpga
;
16003
volatile
ALT_PINMUX_FPGA_UART1_USEFPGA_t
pinmux_uart1_usefpga
;
16004
volatile
uint32_t
_pad_0x44_0x100
[47];
16005
};
16006
16008
typedef
volatile
struct
ALT_PINMUX_FPGA_INTERFACE_GRP_s
ALT_PINMUX_FPGA_INTERFACE_GRP_t
;
16010
struct
ALT_PINMUX_FPGA_INTERFACE_GRP_raw_s
16011
{
16012
volatile
uint32_t
pinmux_emac0_usefpga
;
16013
volatile
uint32_t
pinmux_emac1_usefpga
;
16014
volatile
uint32_t
pinmux_emac2_usefpga
;
16015
volatile
uint32_t
pinmux_i2c0_usefpga
;
16016
volatile
uint32_t
pinmux_i2c1_usefpga
;
16017
volatile
uint32_t
pinmux_i2c_emac0_usefpga
;
16018
volatile
uint32_t
pinmux_i2c_emac1_usefpga
;
16019
volatile
uint32_t
pinmux_i2c_emac2_usefpga
;
16020
volatile
uint32_t
pinmux_nand_usefpga
;
16021
volatile
uint32_t
pinmux_qspi_usefpga
;
16022
volatile
uint32_t
pinmux_sdmmc_usefpga
;
16023
volatile
uint32_t
pinmux_spim0_usefpga
;
16024
volatile
uint32_t
pinmux_spim1_usefpga
;
16025
volatile
uint32_t
pinmux_spis0_usefpga
;
16026
volatile
uint32_t
pinmux_spis1_usefpga
;
16027
volatile
uint32_t
pinmux_uart0_usefpga
;
16028
volatile
uint32_t
pinmux_uart1_usefpga
;
16029
volatile
uint32_t
_pad_0x44_0x100
[47];
16030
};
16031
16033
typedef
volatile
struct
ALT_PINMUX_FPGA_INTERFACE_GRP_raw_s
ALT_PINMUX_FPGA_INTERFACE_GRP_raw_t
;
16034
#endif
/* __ASSEMBLY__ */
16035
16037
#ifdef __cplusplus
16038
}
16039
#endif
/* __cplusplus */
16040
#endif
/* __ALT_SOCAL_PINMUX_H__ */
16041
include
soc_a10
socal
alt_pinmux.h
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